碧桂园“二小姐”杨惠妍面临攻坚战
06-18
据tomshardware报道，在今年的IEDM大会上，台积电突然分享了一条包含1万亿晶体管的芯片封装路线。
据台积电称，这些庞然大物将来自单个芯片封装上的 3D 封装芯片集合。
同时，如图所示，台积电还致力于开发在单片硅上包含 1 亿个晶体管的芯片。
为实现这一目标，该公司重申正在研发2nm N2和N2P生产节点以及1.4nm A14和1nm A10制造工艺，预计将于2020年完成。
此外，台积电预计封装技术（CoWoS 、InFO、SoIC等）将对其进行推进，使其能够构建大规模多chiplet解决方案，在大约20年内封装超过一万亿个晶体管。
这背后是芯片设计范式转变的无奈选择。
单片集成，最后一根稻草自从戈登和摩尔定义“摩尔定律”以来，芯片行业在这个刚性行业的黄金法则的指导下不断发展。
集成电路发明后的几十年里，大多数芯片单位尺寸集成的晶体管数量呈指数级增长，芯片的性能也随之提高。
然而，近年来，它受到材料本身物理性能、制造设备和工艺以及建筑方面的瓶颈限制。
像过去一样在单个芯片上集成更多晶体管变得越来越困难。
然而，在人工智能和自动驾驶汽车需求的推动下，市场对高性能芯片的需求极高。
这使得继续提升芯片性能成为必然。
过去使用的单片集成解决方案仍然具有很大的吸引力，Nvidia和Cerebras是最忠实的捍卫者。
我们先来看看英伟达。
该公司的 GH 拥有 1 亿个晶体管，是市场上最复杂的单芯片处理器之一。
看看 Cerebras，这家新公司已在单个晶圆上集成了 2.5 万亿个晶体管。
大家之所以如此“怀旧”，与单片集成本身的特点有很大关系。
据了解，这主要与单片集成涉及在单个半导体衬底上创建整个集成电路，所有组件（例如CPU内核、存储器和I/O接口）在单个工艺中制造在一起。
由于这样的设计，由于组件非常接近，单片设计通常可以提供最佳性能；同时，这种接近性还减少了信号延迟和功耗，使单片芯片成为高性能计算的理想选择。
;此外，单片集成可以缩小芯片尺寸并降低功耗；此外，单片设计中的片上通信速度更快，因为组件在物理上更接近，从而实现更低的延迟和更好的整体系统性能。
因此，这种紧凑的设计可以积累数十亿或数万亿的计算。
据台积电称，我们很快就会拥有更复杂的单片芯片，拥有超过 1 亿个晶体管。
但建造如此大型的处理器正变得越来越复杂和昂贵。
同时，随着芯片尺寸越来越大，晶圆良率问题也变得更加突出。
鉴于此，很多公司都选择了chiplet（核心芯片）设计（比如AMD的Instinct MIX和Intel的Ponte Vecchio都是由几十个chiplet组成），这与这种设计的诸多优点有关。
首先，芯片可以轻松实现集成电路的可扩展性和定制化。
制造商可以混合搭配核心颗粒，创造出具有不同功能的产品，使其适应不同的应用；其次，核心颗粒的模块化特性允许并行开发，从而缩短新产品的上市时间。
公司可以同时开发单个模具，从而加速创新。
此外，制造较小的芯片比生产大型单片设计更具成本效益，特别是对于良率可能较低的先进节点。
最后，较小的芯片具有更高的产量，因为单个有缺陷的芯片不会导致整个产品无法使用；此外，芯片还可以通过针对所需任务进行优化的处理元件来提供增强的性能。
芯片设计变得流行的同时，也对封装提出了更多的要求，因为只有更好的封装和互连才能更好地将这些芯片集成在一起。
这正是台积电与客户必须同步发展的逻辑。
技术和封装技术的原因。
前者为后者提供了密度改进，这就是台积电在同一张幻灯片上同时包含生产节点和封装技术的演变的原因。
先进封装，新战场 此前，半导体行业观察者报道称，美国将投资30亿美元用于先进封装的研发，这足以证明之前并不乐观的封装的重要性（参考文章）。
基于此，芯片制造商还可以以更高效的方式将不同类型的组件封装在一起，而不是使用先进的工艺来制造芯片的每个部分。
这提高了性能，同时降低了成本。
以台积电为例。
他们在封装技术上投入了大量资金。
今年7月，台积电表示，由于先进封装产能供给不足，公司计划斥资近亿元新台币（约合人民币1亿元）在竹科旗下的铜锣科学园区建立晶圆厂，生产先进封装。
台积电还表示，其目标是在 2020 年将其名为 CoWoS 的先进封装产能增加一倍，CoWoS 代表公司基板上的晶圆上的芯片，专门将逻辑芯片和存储芯片捆绑在一起。
并提高它们之间的数据传输速度。
除此之外，台积电还拥有多项封装技术，这就是该公司现在所说的3D Fabric平台。
在之前的半导体产业观察文章中，我们可以看到这家晶圆厂巨头在封装方面的具体表现。
除了台积电之外，代工竞争对手英特尔和三星也在先进封装上“厮杀”。
我们先来看看英特尔。
作为多年控制芯片制造技术的半导体巨头，英特尔在单芯片集成方面拥有丰富的经验。
来到包装领域也不例外。
值得一提的是，在去年的IEDM上，英特尔率先提出了每年打造包含1万亿个晶体管的处理器的雄心。
英特尔表示，这一壮举之所以成为可能，是因为该公司组件研究小组的研究人员发现了新材料和新工艺，模糊了封装和硅之间的界限。
英特尔还透露了将摩尔定律扩展到封装数万亿个晶体管的关键后续步骤，包括可以实现额外 10 倍互连密度的先进封装，从而实现准单片芯片。
英特尔还指出，该公司的材料创新还确定了实用的设计方案，可以使用仅 3 个原子厚的新材料来满足晶体管的缩放要求，从而使该公司能够继续扩展到 RibbonFET 以外的领域。
具体看一下英特尔的先进封装。
据英特尔官网介绍，该公司拥有FCBGA/LGA、EMIB、Foveros和Co-EMIB等封装技术。
其中EMIB和Foveros是Intel先进封装的领导者。
详细请参阅文章。
至于三星，去年在包装方面也投入了大量资金。
三星表示，除了2.5D封装技术I-Cube和H-Cube外，该公司还拥有3D IC技术X-Cube。
其中，I-Cube采用并行水平芯片布局，在提高性能的同时防止热量积聚。
三星的硅通孔 (TSV) 和后道 (BEOL) 技术为两个或多个芯片协调其专业功能奠定了基础，超越了各个部件的总和，为现代设备提供了强大的解决方案。
根据中介层类型，I-Cube 有 I-CubeS 和 I-CubeE 衍生产品。
3D IC封装通过垂直堆叠元件和使用更短的互连线长度进一步提高性能，从而实现超高的垂直互连密度和更低的寄生效应，同时节省大量的片上空间。
三星表示，3D IC X-Cube技术通过3D集成显着降低大型单片芯片的良率风险，以更低的成本实现高系统性能，同时保持高带宽和低功耗。
除了这些厂商之外，日月光、Amkor和长电也是先进封装市场中不可忽视的重要参与者。
万亿晶体管，台积电的进路 从上述报道可以看出，先进封装是台积电迈向万亿晶体管的必然基础。
从上图可以看出，此外，台积电还将凭借新的沟道材料、EUV、Metal Oxide ESL、Self-Aligned Line w/Flexible Space以及Low Damage/Hardening Low-k&Novel Cu Fill等技术来实现实现万亿美元目标。
现在，我们就来揭开台积电的这些“谜团”。
首先，我们看一下沟通材料。
台积电表示，在7nm节点之前，硅一直是所有CMOS技术中最好的晶体管沟道材料。
但在5纳米技术时代，台积电率先采用SiGe作为p型FinFET沟道材料的先进逻辑生产技术。
现在，台积电的晶体管研究团队也在探索基于具有本质上 2D 或 1D 载流子传输（低维传输）的材料构建的器件。
台积电正在研究和测试包括过渡金属二硫属化物、石墨烯纳米带和碳纳米管在内的材料。
在过去两年的IEDM上，我们看到台积电的研究人员展示了只有一个原子厚的MoS2。
该团队将原子层沉积形成的铪基电介质与单层 TMD 材料 MoS2 集成，构建了物理电介质厚度为 3.4 nm、电等效氧化物厚度 (EOT) 约为 1 nm 的顶栅 nFET。
至于EUV，可能会设计High NA EUV或者面向未来的Hyper NA EUV。
我们这里不讨论它。
详细内容请参考《半导体行业观察》之前的文章。
台积电还在路线图中提到了金属氧化物 ESL、带灵活空间的自对准线以及低损伤/硬化低 k 和新型铜填充。
对于上述技术，我们已经有了基本的了解，但是从相关搜索中并没有看到相关的信息。
但可以肯定的是，数万亿的晶体管芯片就在前方等待着我们，这一切都值得期待。
参考链接【本文由投资界合作伙伴微信公众号授权：半导体行业观察。
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