疫情影响下的MWC：赞助商退出、湖北人员被禁止入场、参与者“不握手”
06-17
台积电投资额超万亿元的一纳米工厂建设计划，拟在嘉义县太保市科学园区设厂。
这是台积电在高雄工厂宣布的第三座2纳米晶圆厂。
人士透露，台积电已向负责嘉义科学园区的南京市科学技术管理局申请100公顷土地，其中40公顷将用于建设先进封装厂，后续60公顷将用作建设一纳米工厂的土地。
由于台积电的土地需求超过嘉义科学园区一期规划的88公顷，预计将加快二期扩建，以方便台积电入驻。
台积电表示，选择工厂地点有很多考虑因素。
台积电以台湾为主要基地，不排除任何可能。
它还继续与政府合作评估半导体工厂建设的合适地点。
台积电指出，所有信息请参阅公司对外公告。
嘉义县长翁章梁指出，尊重台积电在何处设厂的决定，相信会有独立评估。
他衷心欢迎台积电来嘉义投资，欢迎优秀人才来到嘉义。
他相信，未来几年嘉义县将成为西部走廊最具竞争力和发展潜力的城市。
他还表示，嘉义科学园区目前绿电充足，计划兴建海水淡化厂，为产业发展打造良好基础。
条件是*是*。
据了解，台积电建厂团队在去年8月嘉义科学园区被指定为南科局管辖的科学园区之前，曾派人进行工厂检查。
桃园龙潭科学园区三期扩建也遇到激烈阻力。
随后，台积电建厂团队启动注册计划，最终决定放弃龙科三期扩建项目建厂计划。
台积电放弃龙潭厂建设后，立即吸引高雄、台中、彰化、嘉义、云林、台南、屏东等县市负责人前来招商。
地方政府也表示将在土地、供水、供电等方面进行投资。
全力协助。
翁章梁当时表示，如果台积电想去嘉义评估，他将担任召集人，并组建专业团队全力协助。
他还强调，县内有大量台湾糖地，未来征用不会有大问题。
但台积电长期向国科会管辖的管理局租用土地，双方建立单一窗口。
最终他们选择了嘉义科学园区，主要是因为其地理位置优越、用地面积齐全、可扩展性强。
这与翁章梁的说法是一致的。
一纳米制造工艺落户嘉科，可以分散区域风险，也有利于嘉义县的城市发展，缩小城乡差距。
此外，嘉义科学园区距离嘉义高铁站仅七分钟路程。
北连接台积电中科、筑科工厂，南连接南科、高雄工厂。
这与台积电创始人张忠谋此前提到的一致。
一天之内将动员数千名工程师支援各工厂运营，让台湾西部科技走廊更加完善。
业内人士分析，台积电宣布扩建高雄第三座2纳米晶圆厂、刹车美国第二座晶圆厂、嘉义1纳米工厂，宣示了台积电将先进制程保留在台湾的决心。
此举不仅向全球芯片制造商表达“如果你想要最具成本效益和最先进的芯片代工厂，就来台湾生产”。
这也向三星和英特尔展示了台积电拥有全球最完整的代工生态系统，加上政策的大力支持，足以撼动台积电全球晶圆代工龙头地位。
套用台积电总裁魏哲家的话，“没有办法！”台积电的2nm工厂也规划了两座。
当台积电准备推出新的制程技术时，通常会建造一座新的晶圆厂来满足其 alpha 客户的需求，然后通过升级现有晶圆厂或建造另一座晶圆厂来增加产能。
对于 N2 (2nm)，该公司似乎采取了略有不同的方法，因为它已经建造了两座具备 N2 能力的晶圆厂，并正在等待政府批准第三座晶圆厂。
我们还准备从今年开始量产N2，”台积电即将离任的董事长刘马克在公司与财务分析师和投资者的财报电话会议上表示。
“我们计划在新竹和高雄建设多个晶圆厂或进行2nm技术科学的多个阶段园区以满足客户强烈的结构性需求。
[…]“在台中科学园区，政府审批程序正在进行中并步入正轨。
”台积电正准备在台湾建设两家能够生产N2芯片的制造工厂。
第一座晶圆厂规划选址新竹县宝山附近，毗邻R1研发中心，专为开发N2技术及其后续技术而兴建。
该工厂预计将于今年下半年开始大批量生产（HVM）2纳米芯片。
第二个具有氮气能力的制造工厂将位于高雄科学园区，该园区是高雄附近南台湾科学园区的一部分。
该工厂的 HVM 预计启动时间会稍晚一些，可能在 2020 年左右。
此外，该代工厂正在努力获得政府批准，在台中科学园区建造另一座具有 N2 能力的晶圆厂。
如果该公司于2019年开始建设该工厂，该工厂最早可能在2019年投入生产。
台积电拥有三个能够使用其 2nm 工艺技术制造芯片的晶圆厂，准备在未来几年提供大量 2nm 产能。
台积电预计在今年下半年左右推出 HVM，采用其 N2 工艺技术，该技术使用环栅 (GAA) 纳米片晶体管。
台积电的第二代 2 纳米级工艺技术 - N2P - 将增加背面功率传输。
该技术将于2019年量产。
1nm之后的芯片靠什么？ 毫无疑问，在即将到来的IEDM上，下一代CMOS逻辑将进入1nm时代。
关于“下一代CMOS”的著名讲座还有不少。
因此，我们将它们分为“互补 FET”、“2D 材料”和“多层布线”子类别。
本文将按顺序介绍它们。
堆叠构成 CMOS 的两个 FET 将硅面积减半。
第一个是“下一代CMOS逻辑”领域的“互补FET（CFET）”。
CMOS逻辑（逻辑电路）由至少两个晶体管组成：一个n沟道MOS FET和一个p沟道MOS FET。
晶体管数量最少的逻辑电路是反相器（逻辑反相电路），它由1个n沟道MOS和1个p沟道MOS组成。
换句话说，它需要相当于两个晶体管的硅面积。
CFET 是这两种类型 MOSFET 的三维堆叠。
理论上，可以使用一个 FET 占用的硅面积来创建 CMOS 逻辑。
与传统CMOS相比，硅面积减半。
然而，制造过程相当复杂，挑战重重，建造难度较大。
在IEDM上，CFET的研究和开发取得了重大进展。
台积电和英特尔都推出了单片堆叠下部和上部 FET 的 CMOS 电路。
TSMC 展示了一个 CFET 原型，该原型将 n 沟道 FET 单片堆叠在 p 沟道 FET 之上。
所有 FET 均具有纳米片结构。
栅极间距为48nm。
制造成品率达90%以上。
电流开/关比超过6位数。
Intel 设计了一个 CFET 原型，将三个 n 沟道 FET 单片堆叠在三个 p 沟道 FET 之上 (29-2)。
所有 FET 均具有纳米带结构（与纳米片结构基本相同的结构）。
我们制作了栅极间距为 60nm 的 CMOS 反相器原型并确认了其运行。
由 2D 材料制成的 GAA 结构纳米片通道下一代 CMOS 逻辑晶体管的另一个有希望的候选者是 2D 材料（单层和极薄材料），其中通道是过渡金属二硫属化物 (TMD) 化合物。
晶体管。
随着MOSFET沟道尺寸的缩短，“短沟道效应”成为一个主要问题，阈值电压降低，变化增加。
减轻短沟道效应的一种方法是使沟道更薄。
TMD 很容易形成单层，原则上可以创建尽可能最薄的通道。
TMD 沟道最初被认为是一种小型化传统平面 MOSFET（消除对鳍结构的需要）的技术。
最近，选择TMD作为环栅（GAA）结构的沟道材料的研究变得活跃。
候选通道材料包括二硫化钼（MoS2）、二硫化钨（WS2）和二硒化钨（WSe2）。
包括台积电等在内的联合研究团队开发了一种具有纳米片结构的n沟道FET，其中沟道材料被单层MoS2取代。
栅极长度为40nm。
阈值电压较高，约为1V（常关操作），导通电流约为μA/μm（Vds约为1.0V），电流开关比为10的8次方。
imec 和英特尔的联合研究团队使用 2D 沟道候选材料在毫米晶圆上制造了原型 n 沟道 MOS 和 p 沟道 MOS，并评估了它们的性能。
候选材料为MoS2、WS2 和WSe2。
MoS2单层薄膜适用于n沟道FET，WSe多层薄膜适用于p沟道FET。
包括台积电等在内的联合研究团队开发出一种二维材料晶体管，其电流-电压特性与n沟道FET和p沟道FET相同。
MoS2（一种n沟道材料）和WSe2（一种p沟道材料）在蓝宝石晶圆上生长，并逐片转移到硅晶圆上。
此外，英特尔还原型制作了GAA结构的二维材料沟道FET，并在n沟道和p沟道上实现了相对较高的迁移率。
石墨烯、钌和钨将取代铜(Cu)互连多层布线是支持CMOS逻辑扩展的重要基础技术。
人们担心，目前流行的铜（Cu）多层互连的电阻率将因小型化而迅速增加。
因此，寻找金属替代Cu的研究非常活跃。
候选材料包括石墨烯、钌 (Ru) 和钨 (W)。
台积电将宣布尝试使用石墨烯（一种片状碳同素异形体）进行多层布线。
当我们制作不同宽度的互连原型并将其电阻与铜互连进行比较时，我们发现宽度为 15 nm 或更小的石墨烯互连的电阻率低于铜互连。
石墨烯的接触电阻率也比铜低四个数量级。
将金属离子嵌入石墨烯中可以改善互连的电性能，使其成为下一代互连的有前途的材料。
imec制作了高深宽比（AR）为6至8、节距为18 nm至26 nm的Ru两层精细互连原型，并评估了其性能。
制造工艺为半镶嵌和全自对准过孔。
AR6 中原型制作的宽度为 10 nm（对应节距为 18 nm 至 20 nm）的 Ru 线测得的电阻值低于 AR2 中模拟的 Cu 线的电阻值。
应用材料公司开发了充分利用W的低电阻互连架构。
适用于2nm以上的技术节点。
我们充分利用W衬里、W间隙填充和W CMP（化学机械抛光）等基本技术。
将存储器等组件合并到多层布线流程中 一种有些不寻常的方法是将存储器等组件构建到多层互连流程 (BEOL) 中。
多层布线下面通常是 CMOS 逻辑电路。
因此，理论上，内置于 BEOL 中的组件不会增加硅面积。
它是增加存储密度和组件密度的一种手段。
来自斯坦福大学和其他大学的联合研究小组将提出在多层逻辑布线工艺中嵌入氧化物半导体（OS）增益单元晶体管型存储元件的设计指南。
该操作系统选择氧化铟锡 (ITO) FET。
我们比较了 OS/Si 混合单元和 OS/OS 增益单元。
imec 开发了 MRAM 技术，可将自旋轨道扭矩 (SOT) 层和磁隧道结 (MTJ) 柱减小到大致相同的尺寸。
它声称可以将功耗降低到传统技术的三分之一，将重写周期寿命延长10的15次方，并减少存储单元面积。
加州大学洛杉矶分校 (UCLA) 率先将压控 MRAM 和 CMOS 外围电路集成在一起。
MRAM的切换时间极短，为0.7ns（电压1.8V）。
原型芯片的读访问时间为8.5ns，写周期寿命为10^11。
将计算功能集成到传感器中 我还想重点关注“传感器内计算技术”，该技术将某种计算功能集成到传感器中。
包括Macronix在内的联合研究小组将展示基于3D单片集成技术的智能图像传感器。
采用20nm节点FinFET技术，在CMOS电路层之上单片层叠类似于IGZO DRAM的存储层，并在顶部层叠由二维材料MoS2制成的光电晶体管阵列层。
光电晶体管阵列的布局为5 x 5。
西安电子科技大学和西湖大学的联合研究团队设计了一种光电神经元，由光电晶体管和阈值开关组成，用于尖峰神经网络。
对连续时间内的传感信号（光电转换信号）进行压缩编码。
在硅晶圆上集成 GaN 功率晶体管和 CMOS 驱动器 对于能带隙比 Si 更宽的化合物半导体器件（宽带隙器件），在 Si 晶圆上制造氮化镓 (GaN) 基 HEMT 的趋势十分活跃。
英特尔在毫米硅晶圆上集成了 GaN 功率晶体管和 CMOS 驱动器。
CMOS驱动器是GaN增强型n沟道MOS HEMT和Si p沟道MOS FET的组合。
Si晶圆使用面为GaN层。
对于 Si MOS FET，另一侧的硅片粘合在一起，只留下一层薄层作为沟道。
CEA Leti 开发了用于 Ka 波段功率放大器的 AlN/GaN/Si MIS-HEMT (38-3)。
兼容毫米晶圆Si CMOS工艺。
通过优化SiN栅极绝缘膜原型制作的HTMT的ft为81GHz，fmax为GHz。
28GHz 时的 PAE（功率负载效率）极高，达到 41%（电压 20V）。
假设我们已经实现了与 GaN/SiC 器件相当的性能。
10,000像素、像素尺寸为0.5μm见方的小型CMOS图像传感器。
在图像传感器中，显着的成果包括像素数的增加、像素尺寸的减小、噪声的降低以及自动对焦功能的进步。
三星电子试制了10000像素、0.5μm见方的小像素尺寸的高分辨率CMOS图像传感器。
使用与铜电极的混合键合来堆叠三个硅晶片，并连接到每个像素的光电二极管和后续电路。
与传统型号相比，RTS（随机电报信号）噪声降低了 85%，FD（浮动扩散）转换增益提高了 67%。
OmniVision Technologies 开发了像素间距为 2.2μm 的 HDR 全局快门 CMOS 图像传感器。
它是通过将两块硅粘合在一起制成的。
FPN（固定模式噪声）为 1.2e-（rms 值），时间噪声为 3.8e-（rms 值）。
佳能推出了双像素交叉 CMOS 图像传感器原型，其中一对光电二极管以 90 度扭转排列。
通过全向相位差检测执行自动对焦 (AF)。
AF的最大照度低至0.lux。
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