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06-17
逻辑存储器堆叠需求推动 IMECCu/SiCN 键合技术的创新 晶圆间混合键合的前景 3D 集成是实现这一目标的关键技术多芯片异构集成解决方案是业界对更高功耗、性能、面积和成本优势的系统级需求的回应。
3D 堆叠正在电子系统层次结构的不同级别（从封装级到晶体管级）引入。
因此，多年来已经开发出多种3D互连技术，涵盖各种互连间距（从毫米到亚纳米）并满足不同的应用需求。
这种“3D 互连景观”如下图所示。
形势是高度动态的，每种技术都会及时扩展到更小的互连间距。
在该技术“谱系”接近尾声时，我们发现了晶圆间混合键合，它保证了高互连密度和小互连寄生效应。
这种“混合”（铜对铜和电介质对电介质）键合技术使用铜镶嵌技术来定义键合表面，可能允许非常精细的间距缩放。
图 1：imec 3D 互连技术前景 直到最近，晶圆间混合键合的大批量制造主要局限于信号处理电路层上的堆叠图像传感器领域。
最近，该技术已被用于在 3D NAND 层之上集成 CMOS 外围电路。
这些商业应用利用了该技术每平方毫米集成一百万个互连的能力，这是通过大约 1μm 的紧密铜互连间距来实现的。
该技术的另一个优点是能够“混合搭配”不同的材料和功能以及不同代的 CMOS 技术。
在未来几年，我们预计应用领域将显着扩大。
通过系统技术协同优化 (STCO)，电路分区发生在设计层次结构的较低级别，考虑电路块甚至标准单元。
我们看到逻辑存储器应用的首次推出——例如逻辑之上的 SRAM——这一直是开发先进晶圆到晶圆混合键合技术的主要驱动力之一。
为了在这些情况下充分发挥晶圆间混合键合的潜力，研究人员必须成功地将互连间距缩小到远低于 1 μm。
当前的晶圆到晶圆混合键合工艺流程当今的晶圆到晶圆混合键合工艺流程从两个完全加工的毫米晶圆开始，具有完整的前端生产线（FEOL）和后端生产线（BEOL）。
）。
该工艺的第一部分类似于片上 BEOL 镶嵌工艺，其中主要使用 SiO2 将小腔蚀刻到键合电介质中。
空腔填充有势垒金属、晶种和铜。
接下来是化学机械抛光 (CMP) 步骤，该步骤针对晶片间的高均匀性进行了优化，以产生极其平坦的电介质表面，同时为铜焊盘形成几纳米的凹槽。
精确对准后，通过使晶圆在晶圆中心接触，在室温下进行两个晶圆的实际接合。
抛光的晶圆表面粘附力会产生强大的晶圆间吸引力，从而产生键合波，从而封闭从中心到边缘的晶圆与晶圆间隙。
在室温键合步骤之后，晶片在更高的温度下退火以获得永久的电介质-电介质和铜-铜键合。
新兴应用挑战当前工艺步骤随着应用领域的扩大，更先进的混合键合实施不断出现。
如前所述，当前的趋势是将键合工艺越来越靠近前端，以实现逻辑堆叠或存储器逻辑堆叠等功能。
这不仅需要更精细的互连间距，而且还需要在键合步骤之后进行更多的后处理。
一个非常具体的例子是背面电源网络（BSPDN），其中晶圆到晶圆键合是关键步骤。
在 BSPDN 工艺中，第一片晶圆的正面与载体晶圆接合。
然后对第一片晶圆的背面进行减薄，并通过 n-TSV 图案化、金属填充和背面金属化完成该工艺。
在此示例中，BEOL 工艺的一部分（用于电力传输的“最宽”互连线的集成）发生在晶圆键合工艺之后。
这些应用提出了更严格的扩展要求，并对当前的工艺流程提出了挑战。
主要缺陷包括铜对铜的对准精度、预键合晶圆纯度和拓扑结构，以及小互连间距下电介质和铜焊盘的键合强度。
改进晶圆间混合键合工艺，实现纳米间距互连 在 2018 年 IEEE 国际电子器件会议 (IEDM) 上，imec 报告了一些重要的创新，这些创新为前所未有的纳米间距互连间距铺平了道路。
这项工作是一项全面研究的结果，该研究检查了晶圆间混合键合的各个方面[1]。
改进设计以补偿缩放和对齐限制 Imec研究人员首次提出了具有六角形网格和圆形铜焊盘的测试样本设计，而不是传统的方形网格和方形或圆形焊盘设计。
新设计具有多项优点。
它允许以尽可能最密集的方式封装铜焊盘，所有相邻焊盘之间的距离相等。
因此，通过进一步缩放，这种配置可以更轻松地控制铜焊盘密度，同时最大化铜焊盘尺寸和间距。
该团队还在研究使用相等或不相等焊盘设计的影响。
在后一种情况下，顶部晶圆的临界铜焊盘尺寸被设计为小于底部晶圆的临界铜焊盘尺寸。
不等焊盘设计还具有多种优点，包括更大的键合重叠容差、更低的寄生电容以及在小互连间距下更高的介电击穿强度。
表面形貌的精确控制在两个晶圆键合之前，两个晶圆的表面必须极其光滑和清洁，以实现可靠的混合键合工艺。
因此，CMP是一个要求非常高的工艺步骤。
它还确保铜焊盘均匀凹陷，这意味着在键合之前铜仍保留在电介质表面下方几纳米处。
这是在退火后获得无空隙接头所必需的。
通过将先进的 CMP 工艺与布局设计中的虚拟焊盘相结合，研究人员成功地精确控制了整个晶圆上的铜焊盘高度和表面拓扑。
SiCN 电介质具有更好的键合强度和可扩展性 Imec 此前已提出 SiCN 作为小互连间距的电介质选择。
与SiO2表面相比，SiCN表面表现出更高的键能，这意味着需要更多的能量来破坏键。
此外，SiCN还可以作为Cu和晶圆钝化层的扩散阻挡层，阻止气体扩散，从而形成具有更高热稳定性的键合界面。
随着混合键合互连间距的缩小，这些特性变得越来越重要。
基于纳米压痕（一种用于评估粘合强度的新兴技术）的测量证实，SiCN-SiCN 粘合强度明显优于 SiO2-SiO2 粘合强度。
仅通过 °C 键合后退火即可实现高键合强度，并且在较高温度下不会降低。
具有优异电气性能的纳米间距互连 上述见解用于执行先进的晶圆到晶圆 Cu/SiCN 键合工艺。
实际的键合是使用配备先进对准功能的商用高质量晶圆键合机进行的，这是该工艺成功的关键工具。
毫米晶圆成功接合，产生了前所未有的纳米间距铜互连。
图 2：TEM 图像显示以 nm 间距连接的多个铜焊盘（等焊盘设计）。
图 3：放大用于评估 Cu-Cu 连接性的等焊盘设计中的纳米节距长链（如 IEDM 所示）。
结果表明，成功控制了 Cu/SiCN 表面形态、精确对准（产生亚纳米覆盖）和良好的电性能（即低单接触电阻）。
图 4：亚纳米晶圆间键合覆盖范围（如 IEDM 所示）。
纳米覆盖率控制的必要性 该团队还首次研究了键合覆盖率和可靠性（即电介质击穿和良率）之间的关系。
结果证实，在小互连间距下，不均匀设计的铜焊盘比相同的焊盘具有更高的介电击穿强度。
该团队还得出结论，对于这些纳米互连间距，覆盖范围控制需要小于纳米，才能在大批量制造中实现足够的产量。
因此，满足未来3D-SOC设计的需求对下一代晶圆键合设备的贴合精度提出了严格的要求。
结论 晶圆间混合键合已成为一种有前景的 3D 集成技术，可提高 I/O 密度并提高功能芯片之间的连接效率。
为了实现诸如逻辑存储器之类的应用，其中晶圆间键合发生在靠近前端的地方，铜互连间距的缩小必须达到其最终极限。
网格设计的改进、表面形貌的增强控制、使用 SiCN 作为电介质、对键合机制的基本理解以及改进的覆盖控制被认为能够在纳米（及以下）间距下实现电气功能和可靠的铜互连。
关键驱动因素。
这些结果为未来开发更小互连间距的晶圆间键合工艺奠定了基础。
本文最初发表于《Nature Review Electrical Engineering》。
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