据悉，台积电等芯片代工厂将降价20%
06-06
知西西、新浪VR、经济观察报、雷锋网 8月25日，第26届台积电全球技术论坛举行。
台积电相关负责人透露，2019年将开设新的研发中心，研究2nm芯片技术。
目前，2nm研究也取得重大突破。
新研发中心将运营先进的生产线，并雇用近1000名工程师。
目前，该公司选择规划其未来2nm生产基地位于新竹宝山，预计于2020年投产（相比之下，IDM厂商Intel则计划于2020年推出7nm）。
据悉，台积电3nm技术的研发工作已基本完成。
3nm芯片预计2019年开始风险试产，目标是下半年量产。
接下来的目标是全面攻克2nm工艺，这对台积电来说也是一个很大的技术挑战。
此外，会议还详细介绍了7nm N7、5nm N5、N4和3nm N3工艺节点的进展，还分享了如何继续扩展3nm以下工艺节点及其3D Fabric架构。
与台积电其他先进工艺N7相比，台积电5nm N5工艺采用EUV技术，具有完整的节点扩展优势。
台积电表示，同等功耗下，N5工艺性能比N7提升15%，功耗降低30%，逻辑密度提升1.8倍。
此外，N5的缺陷密度学习曲线比N7更快，这意味着其5nm工艺节点将比之前的节点更快地达到更高的良率。
台积电还针对高性能应用开发了增强型N5P节点，计划于2020年投入使用。
与N5相比，相同功耗条件下，N5P性能提升了5%，功耗降低了5%。
10%。
AmpereComg创始人兼首席执行官ReneeJones在研讨会上表示，许多公司已经在使用N5工艺来制造下一代服务器芯片，这意味着台积电已经克服了5nm工艺节点中的大部分设计和制造障碍。
。
台积电表示，其 5 纳米芯片将在 Fab 18 生产，这是台积电的第四座千兆晶圆厂，也是第一座 5 纳米晶圆厂。
18号晶圆厂于2018年破土动工，一年后搬入多套晶圆厂设备，历时8个月。
Fab 18于今年第二季度开始量产N5，计划每年加工约10,000片12英寸晶圆。
由于台积电的5nm N4节点与N5节点上的IP兼容，因此N4节点生产可以提供直接迁移。
不过，目前尚未透露其性能、功率和密度的更多细节，但已知 N4 需要更少的掩模层。
。
台积电计划于今年第四季度启动N4风险生产，并于今年实现量产。
该公司还表示，其3nm N3节点将于2020年开始风险生产，下半年实现量产。
该节点可以提供比N5更完善的扩展能力，性能提升10-15%，功耗降低25-25%。
30%，密度增加70%。
该工艺节点继续采用FinFET架构，SRAM密度增加20%，模拟密度增加10%。
在寻求先进技术和新材料的同时，台积电也在努力定义和突破3nm以下的工艺。
在研讨会上，台积电分享了一些行业进展，但没有透露具体的技术细节。
台积电将纳米片、纳米线列为先进技术，将高迁移率沟道、2D晶体管、碳纳米管等新材料列为研究对象。
台积电在纳米片技术方面拥有超过 15 年的经验，并已证明可以生产在 0.46V 下运行的 32Mb 纳米片 SRAM 器件。
台积电还确定了适合 2D 的非硅材料的重点，这种材料可以将沟道厚度减少到 1nm 以下。
此外，台积电还与碳纳米管器件公司进行了合作。
在研发方面，台积电持续加大投入，仅2018年就投入29.6亿美元。
此外，台积电高级副总裁张凯文在预先录制的视频中表示，将在公司总部附近建立一个新的研发中心，配备2名工程师。
该研发中心将重点研究2nm芯片等产品，预计2020年完成一期建设。
与3D封装及超越硅相比，台积电在晶圆级封装方面已经拥有强大的3D封装技术组合，例如CoWoS（基板上晶圆）、InFO-R（集成扇出）、CoW、WoW等。
目前将这些技术整合到“TSMC 3D Fabric”中，将小芯片、高带宽内存和专用IP结合在一起，形成异构封装。
这似乎是其针对3D封装技术的品牌规划。
台积电将 3D Fabric 框架与 SoIC 组（CoW 和 WoW）下的前端 3D 堆叠技术以及 InFo 和 CoWoS 子组下的后端 3D 堆叠技术相结合。
这些技术的集合支持多种封装选项。
此外，台积电还开发了 InFo 和 CoWoS 封装的新 LSI（本地 SI 互连）变体。
先进工艺进展： ■ 5nm（NP5和N4）基于第二代DUV（深紫外）和EUV（极紫外）节点，继7nm+工艺之后； ■ N5（5nm EUV）工艺是7nm节点的“真正”继承者，良率高于工艺同一阶段的N7（7nm）节点。
该代工厂已经以 N5P 工艺的形式准备了 N5 的后继产品，该工艺将比基础 5nm 节点快 5%，并将能效提高 10%。
■ N4节点是N5工艺的另一项改进，它使用额外的EUV层来提高密度和性能； N4计划于2020年第四季度风险量产，随后于2020年量产。
■ 3nm（N3）节点将是5nm工艺的后继产品，台积电将继续使用FinFET，仍可实现1.7倍的惊人密度（三星3nm采用GAA晶体管结构）； N3将比N5快10-15%，电源效率提高近30%，N3将于2020年开始风险生产，预计2020年下半年开始量产，与N4同年。
台积电的5nm N5工艺大量采用了EUV技术。
与7nm N7工艺相比，台积电N5工艺在同等功耗下性能提升15%，同等性能下功耗降低30%，逻辑密度是N7的1.8倍。
N5的缺陷密度学习曲线比N7更快，这意味着5nm工艺将比之前的节点更快地达到更高的良率。
N5P和N4是5nm N5的增强版本。
N5P主要针对高性能应用，计划于2019年投入使用。
与N5相比，相同功耗下，N5P的性能可提升5%；同等性能下，N5P的功耗可降低10%。
由于与 N5 节点的 IP 兼容性，台积电的 5nm N4 工艺可提供直接迁移，并具有增强的性能、功耗和密度。
台积电计划于今年第四季度开始N4风险生产，目标是今年实现量产。
与5nm N5节点相比，台积电3nm N3在同等功耗下性能可提升10-15%，同等性能下功耗可降低25-30%；逻辑密度提高70%，SRAM密度提高20%。
模拟密度增加 10%。
此外，台积电还推出了N12e工艺，专为物联网、移动和边缘设备等低功耗设备而设计。
该工艺是台积电12纳米FinFET节点的增强版，功耗更低，性能更高，支持超低功耗。
漏电器件和低至0.4V的超低Vdd设计。
台积电5nm芯片价格新智讯以Nvidia PGPU（mm2，1亿晶体管，速度0.2-MTr/mm2）为例。
据估计，台积电使用其 N5 技术加工的毫米晶圆售价约为 16,000 美元（约合人民币 20 元）。
相比之下，台积电N7节点图案化12英寸晶圆的价格约为9000美元（约8元人民币），采用16nm或12nm技术制造的毫米晶圆价格为3000美元（约7元人民币）。
）。
▲每种模式的12英寸晶圆代工销售价格模型均考虑了资本支出、能源消耗、折旧、组装、测试和封装成本、晶圆代工营业利润率等因素。
同时，每个芯片的代工销售价格还包括设计成本，但这个数字因公司而异，因节点而异（即5nm的设计成本对于不同公司来说是不同的，实现方式也不同） mm2芯片的数量也不同）由于设计规则和每个节点之间的IP不同），所以它们不应该是静态的。
造成台积电N5节点成本居高不下的因素有很多。
1）几个月前投产的台积电5nm芯片尚未对其晶圆厂及其工艺设备进行折旧； 2）N5严重依赖极紫外光刻技术，最多可实现14层光刻。
据ASML介绍，假设每月产能约为45,000 WPH，一层EUV层需要Twinscan NXE逐步扫描系统。
可见，每台价值1.2亿美元的EUV设备中扫描仪的固有成本比例和运营成本相当高。
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