谷科节能回应创业板IPO问询，共涉及营业收入等29个问题，
06-18
EETOP、集微、SISC等。
在最近的IEEE国际电子器件大会（IEDM）上，Intel概述了其未来的发展方向，即通过混合键合将封装的互连密度提高10倍以上，晶体管缩放面积增加30~50%，采用新的量子计算技术。
据报道，英特尔的组件研究小组正在三个关键领域开展工作：扩展技术以提供更多晶体管；新的硅特性可提高功耗和内存；并探索物理学中的新概念来彻底改变计算方式的世界。
英特尔当前的许多半导体产品都始于组件研究工作，包括应变硅、高 K 金属栅极、FinFET 晶体管、RibbonFET 以及包括 EMIB 和 Foveros Direct 在内的封装技术。
英特尔研究人员概述了混合键合互连的设计、工艺和组装挑战的解决方案，并发现了一种新工艺，可以通过使用混合键合技术将封装互连密度提高多达 10 倍！英特尔制造、供应链与运营集团副总裁、战略规划部联席总经理卢东辉向媒体详细解读了此次多项技术突破。
卢东辉表示，这些新技术是由英特尔的组件研究团队开发的。
许多突破摩尔定律障碍并出现在当前产品中的创新技术均源自该元件研究团队的研究工作，例如：应变硅、高K金属栅极技术、FinFET晶体管、RibbonFET以及封装技术包括 EMIB 和 FoverosDirect 在内的创新。
卢东辉强调，英特尔此次在IEDM上发表的文章有一个主旨，那就是大部分技术都是基于毫米硅晶圆的传统CMOS技术，这一点非常关键。
因为产生一个新想法非常简单，而且很多大学都在这样做。
行业最大的问题是能否量产。
不能说我们可以从头开始新的第四代半导体。
最好的方法是利用现有的投资。
固定资产，这些资产可以尽快优化，不然成本太高，成本太高没人会买。
摩尔定律是一条经济定律。
如果任何新技术对于你的用户来说是负担不起的，那么它的最终应用只能是非常有限的。
目前全球12英寸晶圆设备和生态系统投资达数万亿美元。
需要利用这些来降低制造成本。
在本次IEDM上，英特尔重点展示了这三个重点研究领域的最新突破和探索。
此次披露的突破性进展表明，英特尔正在通过这三个领域的探索不断推进摩尔定律，并将其延伸至数年乃至更久。
领域一：微尺度技术的新突破 陆东辉表示，微尺度技术传统上称为晶体管微缩，就是使晶体管面积变得更小。
小型化技术非常简单，可以采用的方法有很多，比如新的晶体管设计、光刻技术的突破或者先进封装的使用。
以前二维平面是缩小的，现在二维已经不能缩小了。
如果缩小的话，就会出现很多量子效应，所以现在就叠起来了。
早年，3D NAND一直是堆叠起来的。
这也是一个比较直观的理解。
在本次IEDM上，英特尔介绍了微缩技术的三大突破： 突破一：互连密度提高10倍以上。
混合键合互连设计。
英特尔研究人员提出了混合键合互连的设计、工艺技术和组装挑战。
该解决方案预计可将封装中的互连密度提高10倍以上。
在今年7月的英特尔加速创新：制程技术与封装技术在线会议上，英特尔宣布计划推出FoverosDirect，实现凸点间距低于10微米，将3D堆叠的互连密度提高一个数量级。
为了使生态系统能够从先进封装中受益，英特尔还呼吁建立新的行业标准和测试程序，以实现混合键合小芯片生态系统。
图 1. 混合键合和焊接工艺。
焊料连接使用覆盖有焊料的铜柱，混合接合使用与其共面接触的金属焊盘，后者表面提供电气和热优势。
图 2. 这是一种混合键合架构：a) 顶部具有大型裸晶圆基板和单个或多个顶部芯片的中介层结构，b) 多个堆叠芯片（例如存储器芯片），c) 具有用于大型芯片的全向互连 (ODI)上模和小下模。
卢东辉解释说，传统技术（Solder Attach）通过焊料连接两个芯片，而英特尔正在研究的混合键合技术是让金属焊盘直接接触，这会产生分子键合。
“它最大的好处是连接的密度会大幅提升，至少10倍。
这将允许每平方毫米有0个连接，这是非常紧密的。
未来的芯片上会有数十亿个晶体管，或者数百亿个的晶体管最终会被连接起来，所以这是一个非常关键的突破。
”卢东辉说。
卢东辉指出，这项技术的工艺过程非常敏感，需要机械抛光使表面光滑。
因此，化学机械抛光（SNP）和沉积的优化非常关键。
此外，还需要行业统一的标准和测试程序。
突破二：GAA进一步降低3倍。
晶体管原本是二维形式，后来变成FinFET，又变成三维封装，再变成GAA，意思是左边堆叠NMOS，右边堆叠PMOS，向上堆叠。
几层，而3D就是直接把NMOS和PMOS叠在一起，相当于面积缩小了一半，提高了面积利用率，而微缩技术就达到了面积缩小一半的要求。
展望其 GAA RibbonFET（Gate-All-Around RibbonFET）技术，英特尔通过堆叠多个（CMOS）晶体管，在即将到来的后 FinFET 时代引领潮流，通过堆叠多个晶体管实现高达 30% 至 50% 的逻辑扩展改进每平方米 CMOS 晶体管数。
每毫米更多的晶体管将继续推进摩尔定律。
在论文中，英特尔宣布了该技术在3DCMOS堆叠方面的新突破，有两种方法。
第一种方法是顺序的。
具体工艺流程是先制作下层晶圆，然后将上层翻转，再制作另一层晶圆。
这样可以有效提高性能；第二种方法是自对准。
一种是通过光刻机进行对准，另一种称为自对准，需要通过干法蚀刻或沉积对晶圆进行自动对准。
英特尔的自对准实现了55纳米的栅极间距，卢东辉表示“这是一个非常了不起的突破”。
英特尔推出金属锑和钌来突破硅的限制。
因为电流沟道是基于硅的，而这个是基于二维材料TMD（过渡金属硫化物），它有一个非常好的特点：Gate下面有一层非常薄的、单层的二硫化物原子。
层，可以作为较短的通道。
硅的问题是它不能继续缩小，因为如果进一步缩小就会产生许多量子效应。
然而，二维材料有其自身的特点，因此可以做得非常小。
最大的突破不仅在于这一点的实现，还在于采用了两种不同的金属来制作金属触点。
在源极和漏极处，NMOS使用锑，PMOS使用钌，可以使电容更小。
这些背后有很多研究。
过渡金属有几十种。
如何知道两者哪个更好，需要大量的时间、材料和精力。
并且GAA可以从15纳米缩小3倍到15纳米。
达到 5 纳米，这是非常了不起的。
突破三：进入埃时代 英特尔也在为摩尔定律进入埃时代做铺垫。
其前瞻性研究展示了英特尔如何克服传统硅通道的局限性，并用只有几个原子厚的新材料制造晶体管。
这使得每个芯片可以容纳数百万个晶体管。
未来十年，更强大的计算将成为可能。
领域二：为传统硅注入新功能 陆东辉对媒体表示，由于硅不适合做功率器件，特别是硅基CMOS要应用到汽车或者高压器件电子设备上，需要找到一种将硅注入功率器件的方法。
一些新功能。
另外就是最大的内存资源，因为需要和产生的数据量越来越大。
例如，用手机拍照时，文件的大小是十年前的很多倍，因此结果需要的存储量越来越大，存储所需的处理能力也越来越高更高，新材料的突破迫在眉睫。
英特尔披露的两大技术突破：1）和2）1）首次将氮化镓和硅集成。
通过首次在毫米晶圆上集成氮化镓基（GaN基）功率器件和硅基CMOS，实现了更高效的电源技术。
这为CPU提供低损耗、高速电力传输创造了条件，同时也减少了主板元件和空间。
目前的功率器件GaN在国内也比较火热。
它可以直接制造70伏的晶体管，这是硅无法做到的。
英特尔也是第一次集成这一技术，因为之前没有人在硅晶圆上做到过。
很多人可能会直接使用GaN晶圆，但是这个成本很高。
英特尔这次的GaN直接与传统硅晶圆集成，这是以前从未发生过的。
硅基CMOS集成有两个突破：一是在硅片上放置缓冲器，缓冲器的外部由氧化硅制成。
在这种情况下，它实际上不需要硅晶圆，只需要一个载体。
在硅晶圆上，所有基板都不需要特殊的基板。
另一个是验证毫米级工艺兼容的可行性。
卢东辉特别强调，半导体一定要从这方面入手，因为行业对毫米波、生态链的投入已经太强大了。
最好不要突破，因为突破的成本会非常高。
2) 新型铁电材料 另一项发展是使用新型铁电材料作为下一代嵌入式 DRAM 技术的可行解决方案。
这项业界领先的技术提供了更大的内存资源和低延迟的读写能力，可以解决从游戏到人工智能等计算应用所面临的日益复杂的问题。
铁电存储采用新型存储器和新技术，实现了2纳秒的读写速度和超过功率的读写周期。
这是一项非常了不起的技术成就。
国内很多公司也关注铁电存储器，它与传统CMOS工艺完全结合。
Intel这样做有非常大的优势，因为Intel有自己的X86架构。
由于铁电存储器具有2纳秒的高速读写能力，因此可以用作L1 Cache和DRMA之间的中间层。
领域三：量子芯片走向室温英特尔正致力于显着提高硅基半导体的量子计算性能，同时也在开发能够在室温下执行高效、低功耗计算的新设备。
未来，基于新物理概念的技术将逐渐取代传统MOSFET晶体管：在IEDM上，英特尔展示了全球首款常温磁电自旋轨道（MESO）逻辑器件，这表明未来使用纳米级器件是可能的。
磁性器件创造了新的晶体管。
英特尔与比利时微电子研究中心（IMEC）在自旋电子材料研究方面取得进展，使器件集成研究更接近实现自旋电子器件的全面实用化。
英特尔还展示了完整的毫米量子位工艺流程。
这种量子计算工艺不仅可持续扩展，而且与CMOS制造兼容，这决定了未来研究的方向。
早在今年7月，英特尔就宣布计划推出Foveros Direct，以实现亚10微米凸点间距，从而将3D堆叠的互连密度提高一个数量级。
为了使生态系统能够从先进封装中受益，英特尔还呼吁建立新的行业标准和测试程序，以实现混合键合芯片生态系统。
除了从GAA工艺技术改进的RibbonFET之外，英特尔还在开发一种堆叠多个CMOS晶体管的方法，旨在通过每平方毫米安装更多晶体管来实现最大30%-50%的逻辑缩放改进，以继续推进摩尔定律。
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