【创业24小时】2023年12月28日
06-18
为了保持摩尔定律的有效性，您可能会想要进一步缩小晶体管，直到最小的部件只有一个原子厚。
但不幸的是，这对硅不起作用，因为它的半导体特性需要三维。
但有一类材料可以充当半导体，即使它们是二维的。
一些最大的芯片公司和研究机构的新结果表明，一旦达到硅的极限，这些二维半导体可能是一条很好的前进道路。
本周在旧金山举行的 IEEE 国际电子器件会议上，来自英特尔、斯坦福和台积电的研究人员针对制造 2D 晶体管中最棘手的障碍之一提出了单独的解决方案：半导体与金属接触点处的电阻尖峰。
。
与此同时，imec 的工程师展示了他们如何为这些新材料的商业规模制造扫清道路，并展示了未来二维晶体管可以变得多么小。
北京和武汉的研究人员还建造了最先进类型硅器件的二维等效物。
斯坦福大学电气工程教授克里希纳·萨拉斯瓦特 (Krishna Saraswat) 表示：“硅已经达到了极限。
” “人们声称摩尔定律已经结束，但在我看来事实并非如此。
摩尔定律可以通过进入三维来继续下去。
”为此，你需要二维半导体或类似的东西，Saraswat 说，他与斯坦福大学教授 Eric Pop 一起与 H.-S 一起研究 3D 芯片。
台积电的 Philip Wong。
由于二维半导体具有缩小到小尺寸和相对较低的加工温度的潜力，因此可以多层构建。
二维半导体属于一类称为过渡金属二硫属化物的材料。
其中，研究最好的是二硫化钼。
另一种此类二维材料是二硫化钨，其速度比 MoS2 快。
但在英特尔的实验中，MoS2 器件更胜一筹。
也许二维半导体面临的最大障碍是与它们建立低电阻连接。
这个问题被称为“费米能级钉扎”，这意味着金属触点和半导体的电子能量之间的不匹配会对电流产生高电阻势垒。
这种肖特基势垒的出现是因为界面附近的电子流入低能材料，留下一个阻碍电流流动的电荷耗尽区域。
现在的目标是使这个区域变得微不足道，以便电子可以毫不费力地穿过它。
Saraswat 的学生 Aravindh Kumar 在 IEDM 上提出了一个解决方案。
在之前的研究中，金是与MoS2 形成晶体管的首选接触材料。
但沉积金和其他高熔点金属会损坏二硫化钼，使阻隔问题变得更糟。
因此库马尔对熔点低于数百摄氏度的铟和锡进行了实验。
沉积金会破坏二维半导体。
但铟和锡不会造成损害。
但这些值太低，以至于金属会在芯片加工和封装过程中熔化，从而使芯片暴露在摄氏度的温度下。
更糟糕的是，金属在加工过程中可能会氧化。
在试图解决后一个问题的同时，库马尔也解决了前一个问题。
答案是将低熔点金属与金制成合金。
首先将铟或锡沉积在二硫化钼上，以保护半导体，然后用金覆盖以隔绝氧气。
该工艺生产具有欧姆微米电阻的锡金合金和具有欧姆微米电阻的铟金合金。
两种合金都应在至少 10 摄氏度的温度下保持稳定。
台积电和英特尔这两个晶圆制造竞争对手已经找到了不同的解决方案——锑。
台积电企业研究部低维研究经理王瀚解释说，这个想法是通过使用半金属作为接触材料来降低半导体和接触之间的能垒。
半金属（例如锑）就像位于金属和半导体之间的边界上且具有零带隙的材料。
由此产生的肖特基势垒非常低，这使得台积电和英特尔器件的电阻都非常低。
台积电此前曾与另一种半金属铋进行过合作。
但其熔点太低。
与斯坦福大学的 Wong 合作过的 Wang 表示，锑更好的热稳定性意味着它将与现有的芯片制造工艺更加兼容，从而生产出更耐用的设备，并在芯片制造工艺的后期提供更大的灵活性。
灵活性。
台积电首席科学家。
imec Discovery Logic 项目经理 Inge Asselberghs 表示，除了制造更好的器件之外，imec 研究人员还对寻找在商用毫米硅晶圆上集成 2D 半导体的方法感兴趣。
使用毫米晶圆，imec 探索 2D 设备最终会变得多小。
研究人员使用二硫化钨作为半导体，创建了一种双栅极晶体管，其中 WS2 夹在控制电流流动的顶部和底部电极之间。
通过使用图案化技术，他们成功地将顶栅缩小到 5 纳米以下。
这种特定设备的性能并不是特别好，但研究指出了改进它的方法。
此外，在本周晚些时候公布的研究中，imec 将展示毫米级兼容工艺优化步骤，通过包含铝酸钆夹层来改善 MoS2 晶体管特性。
Imec 生产栅极长度小于 5 纳米的二硫化钨晶体管。
虽然像imec这样的双门器件是二维研究的标准，但北京大学和武汉国家强磁场中心的工程师更进一步。
当今的硅逻辑晶体管（称为 FinFET）具有一种结构，其中电流流经垂直的硅鳍片，并由覆盖鳍片三侧的栅极控制。
但为了继续缩小设备尺寸，同时仍然驱动足够的电流通过设备，领先的芯片制造商正在转向纳米片设备。
其中，半导体带被堆叠；每个的四个侧面都被门包围。
由吴延庆领导的北京研究人员使用两层二硫化钼模拟了这种结构。
事实证明，该器件不仅仅是其各部分的总和：与单层器件相比，2D 纳米片的跨导要好两倍多，这意味着对于给定的电压，它驱动的电流是两倍多。
英特尔模拟了堆叠式 2D 设备的更极端版本。
其研究人员使用了六层MoS2，栅极长度仅为5纳米，而不是北京设备的两层和纳米级。
与具有相同垂直高度和15纳米栅极长度的模拟硅器件相比，2D器件多封装了两个纳米片，性能更好。
尽管电子通过 MoS2 的移动速度比通过硅的速度要慢，而且接触电阻要高得多，但所有这一切都是如此。
吴和他的同事随后朝着模仿硅器件制造商的近期计划迈出了一步。
根据定义，CMOS 芯片由成对的 N-MOS 和 P-MOS 器件组成。
作为将更多器件塞进同一硅片区域的一种方法，芯片制造商希望将两种类型的器件堆叠在一起，而不是将它们并排排列。
英特尔在去年的 IEDM 上展示了这种称为互补 FET (CFET) 的硅器件。
Wu 的团队尝试了同样的方法，用二硒化钨替换堆叠器件中的 MoS2 层之一。
然后，通过修改源极和漏极之间的连接，2DCFET 成为一个具有与单个晶体管基本相同的占位面积的逆变器电路。
显然，在二维半导体能够在大规模制造中站稳脚跟之前，还有很多工作要做，但随着接触电阻的进步和新实验显示出的潜力，研究人员充满希望。
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