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MathWorks 通过 UVM 支持加速 FPGA 和 ASIC 验证

发布于：2024-06-06 编辑：匿名来源：网络

—HDL Verifier 自动从 Simulink 生成 UVM（通用验证方法）组件和测试平台。

3 月 2 日，MathWorks 宣布 HDL Verifier 将开始提供对版本 b 的支持，该版本现已推出。

通用验证方法 (UVM) 支持。

HDL Verifier 使开发 FPGA 和 ASIC 设计的设计验证工程师能够直接从 Simulink 模型生成 UVM 组件和测试平台，并在支持 UVM 的模拟器（例如来自 Synopsys、Cadence 和 Mentor 的模拟器）中使用它们。

Wilson 研究小组最近的一项研究发现，48% 的 FPGA 设计项目和 71% 的 ASIC 设计项目依赖 UVM 进行设计验证。

通常，算法开发人员和系统架构师在 MATLAB 和 Simulink 中开发新的算法内容。

MathWorks 通过 UVM 支持加速 FPGA 和 ASIC 验证

然后，设计验证 (DV) 工程师使用 MATLAB 和 Simulink 模型作为参考，同时为 RTL 测试平台手写代码，这是一个极其耗时的过程。

现在，借助 HDL Verifier，DV 工程师可以从 Simulink 中开发的系统级模型自动生成 UVM 组件，例如序列或记分板。

这种方法可以减少验证工程师在为无线通信、嵌入式视觉和控制等应用中使用的 ASIC 和 FPGA 设计开发测试平台时花费的时间。

Allegro MicroSystems ASIC 开发经理 Khalid Chishti 表示：“借助 Simulink，我们可以将手动编写生产 UVM 测试平台、测试序列和记分板的时间减少约 50%，从而将更多时间专注于突破性创新应用。

”我们为汽车应用设计的 ASIC 依靠 UVM 进行生产验证。

为这些设备开发算法曾经是一项繁琐的任务，但 MATLAB 和 Simulink 简化了这一任务。

“通过添加来自 MATLAB 和 Simulink 的 UVM 组件生成、SystemVerilog 断言以及 SystemVerilog DPI 组件等新功能，HDL Verifier 现在为负责 ASIC 和 FPGA 生产验证的设计验证团队提供了更具可扩展性的支持。

”他们现在可以直接从现有 MATLAB 和 Simulink 模型生成验证组件，并重用它们来加速生产验证环境的创建，而不是通过在 SystemVerilog 中手动编码来在 HDL 模拟器中开发严格的测试平台。

根据 Wilson Research 和 Mentor Graphics 的年度功能验证研究，DV 工程师将大约五分之一的工作时间花在 ASIC 和 FPGA 项目上，开发测试平台。

HDL 主要产品 Eric Cigan 表示：“HDL Verifier 能够从现有 MATLAB 和 Simulink 模型生成 UVM 和 SystemVerilog DPI 组件，这不仅会提高 DV 工程师的工作效率，还会改善系统架构师、硬件设计人员和 DV 设计人员之间的关系。

” The MathWorks 的营销经理。

工程师之间的协作。

“HDL Verifier Rb 现已在全球上市。

关于 Allegro Microsystems Allegro MicroSystems 正在重新定义电源和传感技术的未来。

从绿色能源到先进的移动和运动控制系统，我们的团队热衷于开发能够推动世界进步并为我们带来智能的产品。

凭借遍布全球的工程、制造和支持能力，Allegro 是大型企业和区域市场领导者值得信赖的合作伙伴关于 MathWorks MathWorks 是数学计算软件领域的领导者。

它推出了被称为“科学家和工程师的语言”的 MATLAB，这是一个用于算法开发、数据分析、可视化和数值计算的编程环境，Simulink 是一个用于仿真和基于模型的多领域嵌入式工程系统。

世界各地的工程师和科学家依靠 MathWorks 的产品套件来加速汽车、航空航天、电子、金融服务、生物医学和其他行业的发明、创新和开发。

的步伐.MATLAB 和 Simulink 产品也是世界各地许多大学和学术机构必不可少的教学和研究工具。

MathWorks 成立于 2007 年，总部位于马萨诸塞州内蒂克，员工遍布全球 16 个国家。

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