MCU公司“思车科技”获近亿元融资，兰璞资本领投
06-18
高带宽内存（HBM）已经存在了大约十年，在其发展过程中，其速度稳步提高，数据传输速率从1 GT/s不等（从最初的HBM开始）并达到超过 9 GT/s（即将推出的 HBM3E）。
这使得带宽在不到 10 年的时间内实现了令人印象深刻的跃升，使 HBM 成为随后投放市场的新型 HPC 加速器的重要基石。
但随着内存传输速率的提高，维持这种速度变得越来越困难，特别是在 DRAM 单元的底层物理原理没有改变的情况下。
因此，对于 HBM4，该规范背后的主要内存制造商正在计划对高带宽内存技术进行更实质性的改变，首先是更宽位的内存接口。
01 HBM 4，迎来革命性变化 HBM当前的位存储器接口被设计为宽但慢的存储器技术，超宽接口以相对适中的时钟速度运行，这已成为该技术的一个决定性特征。
与此同时，随着内存带宽的不断提高，其适度的时钟速度变得越来越不那么适度。
这种方法到目前为止一直有效，但随着时钟速度的提高，高度并行内存面临着与 GDDR 和其他高度串行内存技术相同的信号完整性和电源效率问题的风险。
因此，对于下一代技术，主办方正在考虑再次加宽，将HBM存储器接口的宽度进一步扩展至10位。
而且，出于多种技术原因，他们打算在不增加 HBM 内存堆栈占用空间的情况下实现这一目标，从而实质上使下一代 HBM 内存的互连密度加倍。
最终结果将是一种内存技术，其内存总线比当今的 HBM 更宽，为内存和设备供应商提供了进一步增加带宽的空间，而无需进一步提高时钟速度。
按照计划，这将使HBM4实现多个层面的重大技术飞跃。
例如，在 DRAM 堆栈侧，位存储器接口将需要显着增加穿过存储器堆栈的硅通孔的数量。
同时，外部芯片接口需要将凸块间距缩小到远低于 55 微米，同时显着增加微凸块总数（HBM3 当前（大约）凸块数量）。
内存制造商表示，他们还将在一个模块中堆叠多达 16 个内存芯片，这会增加该技术的复杂性。
所谓的 16-Hi 堆叠。
（HBM3 在技术上也支持 16-Hi 堆栈，但到目前为止还没有制造商实际使用它。
）这将使内存供应商能够显着增加其 HBM 堆栈的容量，但随之而来的是连接更多 DRAM 的成本。
出现新的复杂性并无错误地死亡，然后保持生成的 HBM 堆栈适当且一致地短。
所有这一切反过来又需要芯片制造商、内存制造商和芯片封装公司之间更紧密的合作，才能让一切顺利进行。
台积电设计基础设施管理总监 Dan Kochpatcharin 在阿姆斯特丹举行的台积电 OIP 会议上发言时表示：“因为 HBM4 不是将速度加倍，而是将 [接口] 引脚加倍。
” “这就是为什么我们正在努力确保我们所有三个合作伙伴共同努力验证他们的 HBM4 [使用我们先进的封装方法]，并确保 RDL 或中介层或介于两者之间的任何东西都可以支持 [ HBM4]。
因此我们与三星、SK 海力士和美光合作。
”随着系统级封装 (SiP) 设计变得越来越大，以及先进芯片封装支持的 HBM 堆叠数量不断增加（例如，6 倍掩模版尺寸中介层和 12 倍封装上 HBM 堆叠芯片），因此芯片封装变得越来越多为了确保一切继续协同工作，台积电正在推动芯片和内存设计人员采用设计技术协同优化（DTCO），这也是全球最大的代工厂最近组织 3DFabric 内存联盟的一个重要原因。
DRAM 制造商与台积电密切合作，实现封装大量逻辑晶体管和高级存储的下一代解决方案。
除此之外，台积电的 3DFabric 内存联盟目前正在努力确保 HBM3E/HBM3 Gen2 内存采用 CoWoS 封装，12。
-Hi HBM3/HBM3E 封装采用先进封装、用于 HBM PHY 的 UCIe 以及与三星主导的无缓冲 HBM（一项技术）兼容）总体而言，台积电上周的评论让我们第一次了解了下一代高带宽内存。
尽管如此，有关 HBM4 的其他技术细节目前还相当匮乏。
美光科技今年早些时候表示，“HBMNext”内存将于年内上市，每堆栈容量在 36GB 至 64GB 之间，每堆栈峰值带宽为 2TB/s 或更高。
所有这些都表明，即使转向更宽的内存总线，内存制造商也不会放弃 HBM4 的内存接口时钟速度。
02 HBM 4 之战即将打响。
如上所述，HBM市场主要由三星、SK海力士和美光三大机构把控。
市场追踪机构TrendForce的数据显示，截至今年，该公司占据全球HBM市场50%的份额，其次是三星电子，占40%，其次是美光科技，占10%。
现在，他们也在HBM 4上全力以赴，明争暗斗。
近日，全球最大存储芯片制造商三星电子高管在博文中表示，该公司计划在2020年推出第六代最高性能高带宽内存4（HBM4）DRAM芯片，以赢得快速增长的人工智能市场。
情报市场。
智能芯片领域的主导权争夺战正在紧迫而激烈。
该高管表示，2020年，三星将实现业界首款用于高性能计算（HPC）的高带宽内存（HBM）商业化，并寻求扩大AI内存市场的机会。
一年后，即2009年，三星推出了8层堆叠HBM2。
HBM2 的速度比当时最快的 GDDR5 内存快八倍。
借助 HBM2，三星成功展示了 3D 堆叠技术的可行性，该技术将继续成为新 HPC/AI 领域的重要组成部分。
随后，三星量产了HBM2E和HBM3，并开发了9.8Gbps HBM3E，我们很快就会开始向客户提供样品，以丰富HPC/AI生态系统。
展望未来，HBM4 预计将于 2020 年推出，并正在开发针对高热性能进行优化的技术，例如非导电膜 (NCF) 组装和混合铜接合 (HCB)。
值得一提的是，三星在年初成立了AVP（先进封装）业务团队，以加强先进封装技术并最大限度地发挥各业务部门之间的协同效应。
除了 HBM 之外，三星还将提供先进的定制交钥匙封装服务，包括 2.5D 和 3D 先进封装解决方案，非常适合 HPC 和 AI 时代。
来到SK海力士，根据官方信息，2019年，SK海力士与AMD联合开发了全球首款直通硅通孔（TSV，Through Silicon Via）HBM产品。
两家公司还联合开发了高带宽三维堆叠存储技术及相关产品。
SK海力士也是第一家开始量产HBM2E（HBM2的扩展版本）的存储器供应商。
HBM2E开发团队在规划阶段就决心升级产品规格，这也是SK海力士保持市场领先地位的关键。
SK海力士于今年10月开发出全球首款HBM3，并持续巩固其市场领导者地位。
HBM3的容量是HBM2E的1.5倍。
它由12颗总封装高度相同的DRAM芯片堆叠而成。
适用于AI、HPC等容量密集型应用。
在7月份的投资者分析会上，SK海力士还透露了其下一代产品的具体路线图。
他们将第六代HBM产品HBM4的生产目标定为2020年。
目前，SK海力士已确定其下一代产品HBM3E的量产时间为明年上半年。
从技术上讲，“大规模返工模制底部填充”是 SK 海力士开发的第一种封装技术，涉及将芯片堆叠在一起。
SK海力士曾公开表示，他们将把下一代后处理技术“混合键合”应用到HBM4产品上。
与现有的“非导电膜”工艺相比，它提高了散热效率并减少了布线长度，从而实现了更高的输入/输出密度。
这会将当前的 *12 层增加到 16 层。
作为HBM市场的后起之秀，美光也正在追赶韩国两大存储巨头。
今年7月，美光科技宣布开始提供业界*8高24GB HBM3 Gen2内存样品，其带宽和引脚数超过1.2TB/s，速度超过9.2Gb /s，比目前销售的速度更快。
HBM3 解决方案改进了 50%。
美光的 HBM3 Gen2 产品的每瓦性能比前几代产品提高 2.5 倍。
美光表示，该公司的高带宽内存（HBM）解决方案基于美光业界领先的1β（1-beta）DRAM工艺节点，该节点允许24Gb DRAM芯片在行业标准封装尺寸内组装成8高立方体。
此外，美光的 12 高堆栈（容量 36GB）将于 2020 年第一季度开始提供样品。
据美光称，该公司在给定堆栈高度下提供的容量比现有竞争解决方案高出 50%。
美光的 HBM3 Gen2 每瓦性能和引脚速度改进对于管理当今人工智能数据中心的极端功耗需求至关重要。
功率效率的提高是可能的，因为美光科技的技术进步包括比竞争对手 HBM3 产品加倍的硅通孔 (TSV)、通过将金属密度增加五倍来降低热阻抗以及节能数据路径设计。
关于未来的布局，美光透露了其下一代 HBM 内存，暂定名为 HBMnext，可能是其 HBM 4。
美光预计其 HBMNext 将提供 36 GB 和 64 GB 容量，意味着 12-Hi 24 Gb 堆栈等多种配置(36 GB) 或 16-Hi 32 Gb 堆栈 (64 GB)。
至于性能，美光声称每个堆栈的带宽为 1.5 TB/s – 2+ TB/s，这意味着数据传输速率超过 11.5 GT/s/pin。
写在最后：根据SK海力士的预测，AI芯片的繁荣将带动HBM市场到今年年复合增长率达到82%。
分析师还认为，明年 HBM 市场预计将比今年增长一倍以上。
三星电子 DRAM 产品和技术执行副总裁 Hwang Sang-joon 在 KIW 表示：“我们客户当前的 (HBM) 订单决策与去年相比增加了一倍多。
”三星芯片业务设备解决方案部门总裁兼负责人Kyung Kye-hyun甚至在公司会议上表示，三星将力争控制一半以上的HBM市场。
三星内存业务执行副总裁 Jaejune Kim 向分析师表示，该公司将在 2019 年至 2020 年间将 HBM?? 产能翻倍。
随着三星的强势进攻，SK 海力士和美光需要制定战略，避免在未来的 HBM 竞争中落后。
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