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Cadence成功流片基于台积电N3E工艺的16G UCIe先进封装IP

发布于：2024-06-06 编辑：匿名来源：网络

Cadence 2020年4月26日，Cadence Electronics近日宣布基于台积电3nm（N3E）工艺技术的Cadence? 16G UCIe? 2.5D先进封装。

封装后的IP已成功流片。

该IP采用台积电的3DFabric? CoWoS-S硅中介层技术实现，可提供超高带宽密度、高效低功耗性能和出色的低延迟，非常适合需要极高计算能力的应用。

Cadence UCIe IP 为小芯片芯片间通信提供开放标准，因为人工智能/机器学习 (AI/ML)、移动、汽车、存储和网络应用推动了从单片集成到系统级封装 (SiP) 的转变Chiplet 随着转型，Chiplet 芯片间通信变得越来越重要。

Cadence 目前正在与许多客户合作，N3E 测试芯片流片中的 UCIe 高级封装 IP 已经发货并可供使用。

这种经过预先验证的解决方案可实现快速集成，从而节省客户的时间和精力。

Cadence UCIe PHY 和控制器的异构集成通过芯片可重用性简化了小芯片解决方案。

完整的解决方案包括以下内容，并可与 Cadence 验证的 IP (VIP) 和 TLM 模型一起提供： UCIe 高级封装 PHYUCIe 高级封装 PHY 旨在支持高于 5Tbps/mm 的芯片边缘带宽密度，从而显着提高能源效率，同时实现更高的性能。

吞吐量性能，可灵活集成到多种类型的 2.5D 高级封装中，例如硅中介层、硅桥、RDL 和扇出封装。

UCIe标准封装PHY可帮助客户降低成本，同时保持高带宽和高能效。

Cadence的电路设计允许客户在标准凸点间距范围的下限内进行设计，最大限度地提高每毫米带宽，同时实现更长的覆盖范围。

UCIe 控制器 UCIe 控制器是一个软 IP 核，可以跨多个技术节点综合，为不同的目标应用提供多种选项，并支持 Streaming、PCI Express? (PCIe?) 和 CXL 协议。

“UCIe 联盟支持为标准和先进封装设计小芯片的公司。

我们非常高兴地祝贺 Cadence 实现了使用基于 UCIe 1.0 规范的芯片间互连的先进封装测试芯片的流片里程碑。

”UCIe 联盟主席 Debendra Das Sharma 博士说道。

）的开发是生态系统的重要组成部分，再加上 UCIe 工作组的工作，业界将继续看到基于开放行业标准的新芯片设计进入市场，从而促进互操作性、兼容性和创新。

” Cadence 副总裁兼 IP 部门总经理 Sanjive Agarwala 表示：“Cadence 是小芯片系统解决方案产品领域的先驱，并不断突破先进节点和封装架构中各种多小芯片应用的性能和能效极限。

”我们认为，协调整个行业的互连标准非常重要，而 UCIe IP 可以充当桥梁，为满足或超过制造最大掩模限制的大型片上系统提供开放式小芯片解决方案。

UCIe 基于台积电的 N3E 工艺进行了改进“封装流片是一个重要的里程碑，也是向客户提供开放小芯片连接标准的承诺。

Cadence成功流片基于台积电N3E工艺的16G UCIe先进封装IP

” Cadence的16G UCIe? 2.5D先进封装IP支持Cadence的Intelligent System Design?策略，从而实现卓越的SoC设计。

。

苏州会议 ACT International将于今年5月在苏州举办主题为“半导体先进技术创新发展与机遇大会”的会议。

会议包括半导体制造与封装、化合物半导体先进技术与应用两个主题。

两场论坛以“CHIP中国研讨会”和“化合物半导体先进技术与应用大会”的形式同时举行。

站长声明

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