科勒联手君联，罕见的S交易诞生了
06-18
近日，全球第二大代工厂GlobalFoundries宣布，已成功流片基于ARM架构、采用12nm FinFET工艺的高性能3D封装芯片。
这意味着格芯也涉足3D封装领域，将与英特尔、台积电等公司争夺异构计算时代的技术主动权。
放弃7nm，GF转向3D封装。
据介绍，格芯和ARM已经验证了3D设计测试（DFT）方法，该方法可以在芯片上集成多种节点技术，优化逻辑电路、内存带宽和射频性能，为用户提供更具差异化的解决方案。
GF平台首席技术专家John Pellerin表示：“在大数据和认知计算时代，先进封装的作用远比以前大。
人工智能的使用以及对高吞吐量节能互连的需求通过先进封装技术推动加速器的增长“随着计算变得更加复杂，异构计算变得更加流行，更多不同类型的芯片需要集成在一起。
然而，减小线宽的方法已经不能同时满足性能、功耗、面积、信号传输速度等多方面的要求。
在此情况下，越来越多的半导体厂商开始将目光集中在系统上。
集成度并通过封装技术寻求解决方案，这使得3D封装成为目前国际几大半导体晶圆制造商重点关注的技术，尽管GlobalFoundries去年宣布将放弃对7nm及更先进制造工艺的研发，但这确实如此。
并不意味着它不再在新技术上有所作为，这正是格芯在大趋势下的努力，其新开发的3D封装解决方案不仅可以为IC设计公司提供异构逻辑和逻辑/存储器集成途径。
，还可以优化生产节点制造，以实现更低的延迟、更高的带宽和更小的特征尺寸。
3D封装已成为半导体巨头发展的重点。
英特尔和台积电这两家半导体巨头在3D封装方面投入较早，投入的精力也较多。
去年年底，英特尔在其“架构日”上首次推出了全球首个3D封装技术Foveros，并在随后不久举行的CES展会上展出了采用Foveros技术封装的Lakefield芯片。
据英特尔介绍，该技术最大的特点是可以在一个逻辑芯片上垂直堆叠另一个逻辑芯片，实现真正的3D堆叠。
在近期的SEMICON West大会上，Intel再次推出了全新的封装技术Co-EMIB。
这是结合了 EMIB 和 Foveros 技术的创新应用程序。
它能够实现两个或多个Foveros组件的互连，基本达到单芯片的性能水平。
设计人员还可以利用 Co-EMIB 技术实现与模拟器、存储器和其他模块的高带宽和低功耗连接。
台积电也很早就投资3D封装。
业内有一种说法，正是因为台积电重视先进封装技术，才在与三星的竞争中占据优势，赢得了苹果的订单。
不管这种说法是否属实，封装技术在台积电的技术版图中已经变得越来越重要。
在近日举办的中国技术论坛（台积电技术研讨会）上，台积电重点展示了从CoWoS和InFO的2.5D封装到SoIC的3D封装技术。
CoWoS和InFO采用硅中介层将芯片封装到硅载体上，并利用硅载体上的高密度布线进行互连，实现亚3D芯片堆叠效果。
SoIC是台积电主推的3D封装技术。
它可以通过晶圆对晶圆键合堆叠不同尺寸、工艺技术和材料的小芯片。
与2.5D封装方案相比，SoIC具有更高的凸点密度、更快的传输速度和更低的功耗。
对此，半导体专家莫大康表示，半导体厂商希望基于封装技术（而不是前端制造工艺）将不同类型的芯片和小芯片集成起来，从而接近甚至达到系统级单芯片的性能。
芯片（SoC）。
这是异构计算时代面临多种不同类型芯片集成需求时非常有效的解决方案。
封装子系统“IP化”可能成为趋势之一。
产品功能、成本和上市时间是半导体企业关注的主要因素。
随着需求的不断增加，如果必须将所有电路集成在一颗芯片上，势必会导致芯片面积过大，增加设计成本和工艺复杂性，延长产品周期，从而增加制造工艺的复杂性。
这也将使制造成本越来越高。
这也是异构计算时代人们面临的主要挑战。
因此，从技术趋势来看，主流半导体公司可以依靠3D封装技术来实现复杂的系统级芯片。
莫大康介绍，人们也在探索利用多芯片异构集成的方式，将一个复杂的芯片分解为多个子系统，其中一些子系统可以标准化，然后像IP核一样封装在一起。
这或许会成为未来芯片制造的一个发展方向。
当然，这种方法目前并非没有障碍。
首先是散热问题。
芯片的堆叠会让散热问题变得更加困难，设计者需要更仔细地考虑系统的结构来适应和调整每个热点。
而且，这会影响整个系统的架构设计，不仅是物理架构，还有芯片设计架构。
此外，测试也是一个挑战。
可以想象，在封装好的芯片组中，即使每个小芯片都能正常工作，也很难保证集成的系统级芯片保持正常。
正确地测试它需要更多的努力，这需要从最初的 EDA 工具到仿真、制造和封装的协作努力。
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