威格斯启动战略投资升级亚洲创新科技中心
06-06
超长指令字VLIW微处理器架构采用先进的清晰并行指令设计。
VLIW微处理器的最大优点是简化了处理器的结构，删除了处理器内部许多复杂的控制电路。
它可以从应用程序中提取高度并行的指令数据，并将这些机器指令均匀地分配给芯片。
众多执行单元。
本设计是针对VLIW微处理器的基本功能而设计和实现的。
它对 64 位指令字和位数据进行操作。
主要功能是将指令和数据分别划分为三个并行运行单元。
在执行单元中，根据3条并行指令控制，对来自3个并行运算单元的数据进行并行处理，同时对运算处理数据进行存储和处理管理。
1 VLIW微处理器 1.1 VLIW微处理器的基本结构 VLIW微处理器的基本架构如图1所示，它以4级流水线的形式组织，分别是取指令、翻译代码，执行，写回。
VLIW微处理器从外部存储器获取指令和数据。
指令要求处理器通过译码操作执行动作，处理寄存器中的数据或从取指单元传送来的数据，并通过回写单元写回。
处理后的数据存储在寄存器中。
取指令单元从存储器中取出相应的指令和数据，并将相应的信息传送给译码单元和寄存器堆单元；译码单元的作用是将取指令单元的指令信息翻译成执行单元可以识别的内容。
运行时，将相应的信息传送给执行单元；执行单元执行相应的指令信息并处理相关数据，并对寄存器堆发送来的数据和指令进行相应的操作；回写单元是将执行单元的数据存储到寄存器堆中；寄存器堆暂时存储来自指令提取单元和写回单元的数据或指令。
1.2 VLIW 微处理器操作模式 VLIW 处理器指令操作模式是执行3 个并行操作。
指令格式设置如下：最高4位为保留位，其余20位依次分配给操作1和操作。
2. 操作3. 每20 位中有4 个保留位。
最后，16位指令分为操作码、源1地址、源2地址和目的地址。
三种操作模式并行执行，相互独立，互不干扰，操作执行均为64位数据；每种运算模式可实现无运算、加、减、乘、加载、移动等16种运算操作。
、读取、比较、或、与非、或非、求反、左移、右移、循环左移、循环右移等操作。
任何操作都可以对16个寄存器中的数据进行操作，寄存器中存储的数据是64位。
整个运算过程就是对源1和源2寄存器中的数据进行某种运算，并将运算处理结果存储到目标寄存器中。
运算处理方法是寄存器寻址方法。
2 VLIW微处理器的设计与实现 根据VLIW微处理器系统架构和基本原理，整个VLIW微处理器分为5个主要部分，图2所示的5个部分分别是功能设计与实现。
具体原理：取指令模块将外存的数据和指令传输给译码模块，并将部分指令信息传输给寄存器堆，实现取指令功能；解码模块对取指模块的数据和指令进行相应的处理。
解码实现具体操作，并将解码结果传送给执行模块；执行模块利用译码模块或寄存器堆模块的数据和指令实现其运算的具体功能，并将运算结果传送给写回模块；回写模块将执行模块的信息写入寄存器，并输出相关操作处理后的数据。
2.1 取指令模块的设计 取指令模块的功能是从外部指令/数据Catch中获取VLIW指令和数据，并将获取到的信息传送给译码模块，使指令能够被解码，同时将获得的信息传送到寄存器文件模块，允许执行模块对内部寄存器进行操作并从寄存器文件中检索数据。
取指令模块的设计和实现如图3所示。
通过选择器将指令和数据分配到3个操作并行单元中，然后细分操作的执行方式。
具体分为顶层模块和三类并行运行模块。
顶层模块主要实现指令和数据的分流为操作码和操作地址的形式。
由于都是并行运算，所以只需要编写运算1的功能即可，其他运算的功能都是一样的，只是输入的运算指令和运算地址不同。
2.2 译码操作模块的设计 译码操作模块的功能是对取指令模块传来的信息进行译码，并将译码操作传送给执行模块。
由于在译码操作时，操作1、操作2、操作3的指令和数据并不冲突，且每个操作的作用都是对16个操作进行相应的译码，所以区别在于输入操作。
数据或指令不同。
因此，在实现解码模块时，只需要实现一项操作解码功能即可。
当输入改变时，实现了操作2和操作3这两个操作解码功能，从而实现了解码模块的全部功能。
译码模块的划分原理如图4所示。
2.3执行模块的设计 执行模块是VLIW微处理器所有模块中最复杂的模块。
其主要功能是执行VLIW指令运算，并将执行的运算结果发送给回写模块。
执行模块采用寄存器旁路的特性，用于处理指令或数据之间的冲突。
将执行模块分为：顶层模块、操作1模块、操作2模块、操作3模块、函数执行模块、异常处理模块。
顶层模块实现三个操作的数据和指令分流以及中间变量的处理；运算1模块实现寄存器旁路功能和数据处理；操作2模块和操作3模块实现与操作1模块相同的功能，区别在于中间数据冲突处理不同；功能执行模块实现16个操作的具体功能；异常处理模块实现数据或指令异常处理的具体功能。
执行单元的全部功能是通过各个模块的连接来实现的。
2.4 寄存器文件的实现 寄存器文件的结构如图5所示。
输入端的数据和指令来自两个单元，一个是来自指令单元的数据和指令，另一个是来自指令单元的数据和指令。
是来自回写单元的数据；输出指令和数据必须传送到执行单元执行。
由于这三个操作是并行执行的，每个操作功能相同，因此当在某个输入信号下经过某个操作单元时，在选择器MUX下选择某个特定的操作操作。
在功能单元FU中，对取出的内存数据进行相应的运算处理，并将运算处理的结果输出至执行单元。
图中的虚线表示从回写单元发送来的操作数据直接存储在存储器中。
实施时应注意数据处理相关问题。
2.5 回写单元的设计 回写单元是VLIW微处理器的最后一个单元。
其作用是将执行单元的操作结果写回寄存器堆，如果读取有效，则输出相应的操作对数据进行处理。
该模块的设计比较简单。
需要将数据写回寄存器堆以及数据的目标寄存器地址，以及读出处理单元的运算和处理数据。
2.6 综合仿真与测试 采用原理图设计方法，按照图2中的VLIW微处理模块划分结构连接上述设计的模块，并选择相应的器件进行编译和测试。
仿真测试功能波形如图6所示，图中的波形图添加了中间变量寄存器的波形图，以更好地比较输出波形并分析处理器功能。
VLIW微处理器首先将需要处理的数据加载到寄存器中，利用寄存器寻址的方法对数据进行相应的16种功能操作，然后利用读取功能读出操作的数据结果。
图6中，增加的中间变量是寄存器地址，基本输入包括时钟信号、复位信号、指令和数据。
当复位信号为低电平时，电路处于有效工作状态，输出相关工作数据。
使用加载指令将数据按顺序加载到寄存器中。
在下一个时钟脉冲时，读取寄存器中的数据，并输出数据有效信号为高电平。
基于FPGA的微处理器设计是热点。
在主流设计中，主要模块的划分一般是相同的。
主要区别在于主模块下的小模块划分完全不同，实现和设计方法也不同。
相同的。
VLIW处理器设计中，对各个小模块进行细分，利用硬件描述语言来实现各个基本模块的功能，从而最终实现整个微处理器的逻辑功能，并进行相应的逻辑分析和功耗分析。
该开发板为实际的DSP并行处理器架构提供了一定的参考依据。
版权声明：本文内容由互联网用户自发贡献，本站不拥有所有权，不承担相关法律责任。如果发现本站有涉嫌抄袭的内容，欢迎发送邮件 举报，并提供相关证据，一经查实，本站将立刻删除涉嫌侵权内容。
标签：
相关文章
06-06
06-18
06-21
06-18
06-17
06-17
最新文章
PCBA质检员的日常工作内容
美国法院裁定VoIP不属于电信服务，需征税
雷达嵌入式工控主板如何使用？工控主板故障分析
摩托罗拉在西班牙促销Z8手机
中宇买下了一台三星机型，品牌和规模是合作的主要原因
舰载军用加固计算机热设计
谷歌开始对仍由HTC生产的谷歌手机进行内部测试
英国EE分享LTE发展经验教训，面临终端-语音-回传三大挑战