为了“捻”出完美的奥利奥，麻省理工学院的研究团队开发了一种分离装置
06-21
今年3月24日，94岁的戈登·摩尔在夏威夷家中去世——这只是就像一个时代的隐喻：“摩尔定律”是否也给我们留下了摩尔先生？毫无疑问，与“摩尔定律”密切相关的单片晶体管数量和工艺几何的演变，正在迎来与此同时，终端应用对计算能力的高要求仍在推高单芯片裸片尺寸，在光掩模墙的物理限制下，许多芯片设计制造商面临着流片成本。
芯片工艺和良率以及上市时间的平衡面临着日益严峻的挑战，几十年来，半导体行业的发展历史一直遵循“奥卡姆剃刀”的整个过程。
需要避免“重新发明轮子”的无用努力。
业界呼吁重复设计复用，以提高芯片开发效率，消除无效的设计成本冗余，从而催生了IP模块的兴起。
目前，面对摩尔定律逼近极限的压力，3DIC Chiplet先进封装异构系统的集成日益成为业界讨论的焦点。
这一创新系统不仅带来了chiplet设计、封装、制造和应用方面的诸多突破，也为多家高速chiplet接口IP供应商打开了一扇窗口。
一时间，chiplet技术被广泛视为延续摩尔定律生命力的“阿拉丁神灯”。
鑫耀辉科技有限公司（以下简称“鑫耀辉”）就是这盏“神灯”的“点灯者”之一，为接口IP的关键作用提供了有力支撑。
作为国内为数不多的拥有完整D2D和C2C IP解决方案的供应商之一，经过近三年的不懈努力，在国内多个行业率先完成了最高标准的接口IP自主研发，并已获得被领先客户采用。
善战者求权，权随人行。
鑫耀辉的发展路径是多维、立体的，无论是在“自上而下”的顶层设计，即参与接口标准的制定，还是在“自下而上”的技术实现实践、处理接口在各种严峻的IP挑战的前沿探索中我们始终保持高度的专业精神，并全力致力于在产品可靠性方面为客户提供最好的技术支持。
一流企业制定标准：鑫耀辉持续推进国内CCITA标准产业化。
Chiplet的原理是将芯片分成不同的小芯片并互连。
理想情况下，多个芯片之间的互连效率需要与单个芯片内的互连效率相同。
这就需要将芯片内部总线的互连系统进行“移植”，复制到芯片间互连上。
因此，芯片间互连接口是一项重任。
严格的标准和芯片间高速互连的巨大需求正在刺激接口IP市场的爆发式发展。
接受《集微访谈》采访、年度《设计IP报告》权威榜单作者Eric Esteve向业界呈现了最新数据。
数据显示，接口IP在多个IP类别中的市场份额在过去五年中从18%增长到25%。
%。
去年，USB、PCIe、DDR等前五名接口类别的市场收入为14.4亿美元，未来五年将翻一番。
Esteve还向艾吉威透露：“我们对高速IP接口未来的市场预测非常有信心，错误率从来没有大于5%。
”最优秀的玩家争夺榜首，技术精湛的玩家将获胜。
尽管业界对于Chiplet技术在芯片领域的协同生态已经认真讨论了十几年，但真正商业落地的历史并不长。
新耀汇董事长曾克强曾判断Chiplet技术需要推动产业链整体转型。
它经历三个阶段：早期阶段、成长期和成熟阶段。
早期是芯片分拆的“批量化”阶段以及相应的高级封装定义协议。
统一标准亟待明确和确定；成长期是Chiplet芯片的某些单元迭代过程并找到最优解的阶段。
阶段，此时，工艺和互连标准也在快速、逐步成型和统一；曾克强预计，Chiplet生态系统将在年内真正进入“IP硬化时代”，将会诞生一批瞄准Chiplet技术的Fabless公司。
、有源基板供应商、支持集成chiplet的EDA公司等，围绕chiplet产业的IP生态系统将更加立体和饱满，相关上下游供应商之间的协作将更加系统化。
近年来，国际主流Chiplet D2D协议标准逐渐趋同为四种类型：XSR、BOW、OpenHBI、UCIe。
如果我们从带宽密度、能效比、走线间距、时延和误码率五个维度来综合评价这些标准的优缺点，我们会发现UCIe在带宽、能效和时延方面有着更好的结合。
行业。
在接受度方面逐渐胜出，可定义逻辑PHY、训练机制、初始化序列、边带和链路控制，并可复用和继承成熟的UCIe和CXL生态系统，获得了众多设计公司、晶圆厂和封装公司的青睐得到好评和支持。
但UCIe对IP实现和封装技术要求较高，且由于中外工艺代数差异、国际主要厂商标准碎片化等客观原因，迫切需要实现标准本土化。
因此，CCITA标准这一适合国内产业链和需求的互联标准应运而生。
2019年10月，新耀汇承担了科技部重点研发项目，并作为国家团队成员，为推动国内chiplet标准CCITA的产业化而努力。
该标准定义了并行端口和串行端口，并与 UCIe 保持兼容。
同时，在封装工艺上，CCITA的Chiplet标准也主要采用国内可实现的技术，充分考虑国内实际应用和实际封装生产能力。
UCIe的国际主流化和本土化的CCITA标准顺应了这一趋势。
这个过程让国内头部接口IP厂商认识到制定自己的标准对于国内环境和生态的重要性。
纯粹的技术标准只是悬空塔，需要技术与商业模式的紧密结合，探索商业落地的可行路径。
辛耀辉凭借在接口IP相关技术领域的深厚积累，深度参与了CCITA协议的制定。
与此同时，相关产品也在同步开发中。
辛耀辉的武器库：从容应对高速chiplet接口IP的诸多挑战。
如上所述，由于传统单片集成SoC的制造工艺统一，芯片上的不同功能模块需要同时迭代，导致芯片开发时间漫长且漫长。
缺陷数量很高。
Chiplet技术可以实现功能细分、工艺差异化以及选择性迭代部分单元工艺，可以加快产品上市周期，减少重新分片和封装的次数，从而降低芯片企业的资金投入成本和开发风险。
也就是说，Chiplet可以对芯片上某些单元的流程进行优化迭代，针对不同的功能选择最合适的流程。
在这种规范技术路线的指导下，扩展到同构（聚合系统）和异构系统。
结构（分段系统）两个商业领域用例。
“同构”通过高速接口IP和先进封装的实现，实现了相同Die设计下算力的扩展，适用于CPU、TPU、AI SoC等低延迟、低错误率的应用场景；而“异构”则是对芯片的功能进行差异化，实现“不同”与“结构”的有机结合——Die，负责高算力、高性能的先进工艺，Die，负责特殊功能的成熟流程，都封装在Together中。
这两个最典型的实际案例可以通过AMD服务器CPU Epyc系列来详细演示。
第一代AMD EYPC采用同构的方法聚合了4个具有相同设计原理的Die。
所有 4 个 Die 均采用 7nm 工艺。
通过多个Die的互连构建了可扩展的系统，同时降低了单个芯片的复杂性。
提高计算能力和制造成功率；在第二代EYPC中，芯片功能被拆分为CCD计算核心Die（Compute Core Die）和IO Die。
前者负责高性能计算，后者负责特定功能，实现不同先进和成熟工艺芯片的巧妙融合。
高速接口和先进封装是双轨驱动的。
一颗大芯片通过同构或异构的方法集成多个Die，实现计算能力的扩展，同时提高接口的可移植性、标准化、兼容性和低延迟。
时间和低误码率提出了更高的要求。
以AMD、联发科为代表的chiplet技术前卫，势必带动高速接口IP供应商和封测厂进一步协同发展。
尽管Chiplet技术在摩尔定律逐渐放缓的情况下已成为半导体行业的共识选择，但时至今日仍面临诸多挑战。
以芯耀辉为代表的高速IP接口供应商认识到，Chiplet并不是一个独立的技术点，而是一个复杂的综合技术体系，需要全产业链各环节的共同努力。
这项技术的持续进步有赖于整个产业链的协同发展。
芯耀辉董事长曾克强在接受采访时表示，Chiplet发展的挑战可以概括为两个维度：微电子层面的纯技术挑战和生态系统的挑战。
首先，chiplet本身集成了先进的封装技术，需要高密度和大带宽的布线，这涉及到多个chiplet之间的布线数量和封装材料的升级，这会造成数量和类型增加带来的材料不匹配问题的材料。
纯技术挑战还包括芯片间D2D传输、需要小面积、低功耗和高带宽的高速接口设计。
同时，业界还需要建立标准化规范来解决不同芯片之间的通信困难等。
第二大挑战与设计方法和系统架构硬相关。
Chiplets带来的系统分割设计对应的是把完整的大系统划分为多个Chiplet的设计验证流程和方法，这需要EDA工具。
协同工作还需要完整的设计方法论来保证拆分的有效性。
哲学家有句谚语：密涅瓦的猫头鹰只在黄昏后飞翔。
产业竞争并不总是从基础研究到产业化的连续过程。
强大的下游产业化能力往往会对基础技术路线的走向产生负面影响。
多种技术因素让客户在权衡D2D和C2C技术路线时有一个具体的参考框架，例如芯片系统性能要求（如时延、能耗、总带宽等）、芯片物理实现限制（如芯片面积宽度）、凸块间距）以及封装选择和设计限制（如封装层数、封装厚度、线宽和线距等）。
作为国内领先的先进接口IP供应商，鑫耀汇拥有完整的D2D（Die to Die）和C2C（Chip to Chip）解决方案。
在Chiplet技术框架下，Chiplet提供多维度、全方位的解决方案，可满足不同的封装、互连和应用需求，持续满足客户对最佳性能和灵活性的需求，具体针对Chiplet D2D解决方案。
无论是长距离互联、超短距离高速通信，还是不同的封装层次，新耀汇都能精准匹配用户应用场景。
在中长距离互连方面，芯耀辉可以提供针对PCB与芯片之间、芯片与芯片之间的长距离互连而设计的“长距离”解决方案。
在超短距离高速互连方面，酷睿耀辉耀辉G的XSR（chiplet间超短程互连）解决方案独具特色，在芯片间的紧密互连中具有出色的表现。
特别值得一提的是，鑫耀辉的D2D UCIe产品不断迭代，从UCIe 8G演进到UCIe 16G，并能在各种先进封装中展现出优异的性能。
它支持基于 RISC-V MCU 的固件培训架构。
它可以独立完成PHY初始化、参数协商和训练以及ATE测试，并支持周期性PVT补偿和校准机制。
同时，该解决方案还具有优化的沟道宽度架构，可适应多种封装形式和高密度芯片空间。
痕迹。
这不是一个单一的突破。
Chiplet在高速接口IP领域的整体视角。
从技术、市场、用户、创新等诸多复杂因素中，我们可以一窥Chiplet的chiplet接口IP研发的整体方法论和理念。
多维视角。
具体来说，这个视角可以从芯片设计、系统设计和生产测试三个维度来表达。
要打造一系列有竞争力的Chiplet接口IP解决方案，Chiplet技术必须被理解为一个完整的系统设计。
除了PHY IP之外，鑫耀辉的解决方案还包括PHY、控制器以及PHY和控制器集成的子系统。
同时，芯耀辉还提供Interposer设计、封装设计、PCB设计和3D封装仿真等技术支持，以及完整的测试解决方案，全方位支持客户Chiplet产品高效运行，实现高性能、低功耗。
功耗和低延迟。
帮助不同的客户获得最适合他们需求的PPA。
为了加快客户的芯片上市时间和一次性流片成功率，鑫耀辉并没有将Chiplet技术的挑战推向系统设计和生产测试以适应IP。
而是“逆流而上”，从IP设计的源头解决了这个问题。
这些挑战。
从公司在处理Chiplet D2D先进封装时如何保证信号完整性和电源完整性的回应，以及从KGD测试流程中，我们可以了解芯耀辉对IP技术的了解。
D2D封装对信号完整性的要求更加迫切。
在此过程中为了连接各个芯片单元，必须经过许多过孔，穿过很深的封装线，这带来了严重的信号串扰（crosstalk）问题，可能会导致数据失真和错误。
辛耀辉建立了发射机、接收机和信道的综合模型，模拟真实信道的频率响应。
这有助于更好地将频率响应参数应用到chiplet模型中，有望为解决该问题带来重要价值；与信号完整性密切相关的是电源的完整性，芯友汇采用了在高速接口设计中发挥关键作用的片上电容（ODC）元件作为切入点。
通过巧妙的电源链路设计和ODC的优化使用，保证了整个系统的稳定运行，为客户提供完善的支持和服务。
此外，为了保证客户的时序收敛，鑫耀辉的“硬核技术”还包括KGD（Know Good Die）测试的整合。
先进封装系统下的多个Die互连，无法像传统芯片那样放置探针来确定内部Die是否正常工作或D2D互连是否存在短路。
新耀汇的PHY提供丰富的D2D KGD测试功能，与ATE供应商密切合作。
实现高品质共频联动，优化芯片流片成本，聚焦客户一次性量产需求，加快产品上市时间。
赋能行业数字化，鑫耀辉ESG多维度展示高端半导体IP和EDA工具，是集成电路设计、制造和封装测试的关键环节。
也是数字产业化倒金字塔的“底座”。
半导体IP产业以数十亿美元的全球产值撬动着金字塔顶端的数万亿级数字经济。
三年来，鑫耀辉打造了一系列全面的国内先进工艺IP解决方案，在高性能计算、人工智能、5G、物联网、消费电子等领域提供一站式接口IP解决方案。
该方案赋能SoC在各领域的国产化浪潮和数字化。
特别值得一提的是，今年6月以来，新耀汇陆续获得SGS颁发的ISO 2:ASIL D车规级功能安全流程认证以及MIPI CDPHY TX、MIPI CDPHY RX和PCIe 3 PHY的功能安全。
产品认证证书，是国内唯一能够提供车规级认证标准的接口IP厂商。
在助力车规级IP上车方面，鑫耀辉的每一次突破都代表着国内这条赛道的一次“空心化举动”。
。
自今年6月新耀汇成立以来，每一个里程碑事件，从产品研发、标准制定等，不仅是企业ESG本身的呈现，也是国内半导体IP企业从更宏观的视角。
如上所述，辛耀辉判断，在Chiplet生态发展的后期，IP供应商必须面临一个重要的角色转变——想要有潜力进化成Chiplet供应商，不仅要具备高端芯片设计能力，还要具备具备多品类IP布局和平台化运营能力。
为了满足IP产业核心竞争力的内在要求，芯耀辉计划未来在这个方向上不断突破。
这也是芯耀辉ESG坚持多维度发展道路，充当Chiplet技术“点灯者”的意义。
。
【全年计划】ACT国际商报旗下两本优秀杂志：《化合物半导体》 & 《半导体芯科技》 全年研讨会计划已出炉。
版权声明：本文内容由互联网用户自发贡献，本站不拥有所有权，不承担相关法律责任。如果发现本站有涉嫌抄袭的内容，欢迎发送邮件 举报，并提供相关证据，一经查实，本站将立刻删除涉嫌侵权内容。
标签：
相关文章
06-18
06-18
06-18
06-18
最新文章
英特尔收购芯片制造商eASIC，进一步减少对CPU的依赖
西门子携手现代汽车、起亚公司，共同推动交通运输行业数字化转型
行业领导者制定 Open Eye MSA 来帮助实现高速光连接应用
三星电子和 NAVER 合作
意法半导体和 Leti 合作开发 GaN-on-Si 功率转换技术
青岛将大力发展高世代TFT-LCD和Micro LED项目
长电科技参加IMAPS器件封装大会
三星正式发布Exynos 990旗舰处理器