【融资24小时】2022年10月11日投融资事件汇总及详情
06-17
第69届IEEE国际电子器件年会将于12月9日开幕。
会议预告片显示，研究人员一直在扩展多种技术的路线图，特别是用于制造CPU和GPU的技术。
由于芯片公司无法通过在二维上缩小芯片功能来继续增加晶体管密度，因此他们通过将芯片堆叠在一起进入了三维。
现在他们正致力于将晶体管构建到这些芯片中。
接下来，他们可能会通过使用二硫化钼等 2D 半导体设计 3D 电路，进一步进入三维领域。
所有这些技术都可以服务于机器学习，这是一种对处理能力日益增长的需求的应用。
但 IEDM 上发表的其他研究表明，3D 硅和 2D 半导体并不是保持神经网络正常运行的唯一因素。
3D 芯片堆叠 堆叠芯片（在本例中称为小芯片）可增加可挤入给定区域的晶体管数量，这既是硅的现在，也是未来。
一般来说，制造商正在努力提高芯片之间垂直连接的密度。
但也存在一些并发症。
一是改变芯片互连子集的布局。
从今年晚些时候开始，芯片制造商将开始在硅片下方构建电力传输互连，而将数据互连留在顶部。
这种被称为“背面供电”的方法会带来芯片公司正在研究的各种后果。
看来Intel会在本次IEDM上讨论后置供电对3D设备的影响。
IMEC 将研究称为系统技术协同优化 (STCO) 的 3D 芯片设计概念的影响。
（这个想法是，未来的处理器将被分解为基本功能，每个功能将位于其自己的小芯片上，该小芯片将采用适合该工作的技术制成，然后这些小芯片将被重新设计并使用以下方式组装成一个系统： 3D堆叠和其他先进封装技术）同时，台积电将解决3D芯片堆叠中长期存在的问题——如何从组合芯片中去除热量。
顾名思义，所谓3D芯片堆叠就是将一个完整的计算机芯片（例如DRAM）放置在另一个芯片（CPU）之上。
结果，电路板上原本相距几厘米的两颗芯片，现在相距不到一毫米。
这降低了功耗（通过铜线传输数据很麻烦）并且还大大增加了带宽。
IEEE还表示，当前每一代处理器的性能都需要比上一代更好。
从最基本的角度来看，这意味着将更多逻辑集成到硅芯片上。
但存在两个问题：一是我们缩小晶体管及其组成的逻辑和存储块的能力正在放缓。
另一个是芯片已经达到了尺寸极限，因为光刻工具只能对大约一平方毫米的区域进行图案化。
为了解决这些问题，片上系统开发商多年来开始将其较大的设计分解为较小的小芯片，并将它们连接在同一封装内，以有效增加硅面积等优势。
在 CPU 中，这些链路大多是所谓的 2.5D，其中小芯片彼此相邻放置，并使用短而密集的互连进行连接。
现在大多数主要制造商已经就 2.5D 小芯片到小芯片通信的标准达成一致，这种类型的集成的势头可能只会增长。
但要像在同一芯片上一样传输大量数据，您需要更短、更密集的连接，这只能通过将一个芯片堆叠在另一个芯片上来实现。
面对面连接两个芯片意味着每平方毫米有数千个连接。
这也催生了3D芯片堆叠。
Synopsys 在一篇博客文章中指出，堆叠芯片之间的数据传输是通过集成在底部芯片中的 TSV 进行的。
这些 TSV 是垂直延伸的物理柱，由铜等导电材料制成。
将堆叠芯片粘合到单个封装中，而不是 PCB 上的多个封装中，可以将 I/O 密度提高 3 倍。
使用*，每比特传输的能量最多可以减少 30 倍。
至于背面供电，根据 IEEE 的说法，向数十亿个晶体管提供电流正迅速成为高性能 SoC 设计的主要瓶颈之一。
随着晶体管不断变得更小，为晶体管提供电流的互连线必须间隔更紧密、更精细，这会增加电阻并耗散功率。
这种情况不能再继续下去：如果电子进出芯片上的器件的方式没有重大改变，我们制造的晶体管有多小都没有关系。
在当今的处理器中，信号和功率都从上方到达硅[浅灰色]。
新技术将分离这些功能，从而节省电力并为信号路线释放更多空间[右]。
幸运的是，我们有一个有前途的解决方案：我们可以使用长期以来被忽视的硅的一面。
为了从 SoC 获取电源和信号，我们通常将最上层金属（距离晶体管最远）连接到芯片封装中的焊球（也称为凸块）。
因此，为了让电子到达任何晶体管以完成有用的工作，它们必须穿过 10 到 20 层越来越窄且扭曲的金属层，直到它们最终能够挤入最后一层局部导线。
这种分配电力的方式从根本上来说是有损耗的。
因此，我们利用晶体管下方的“空”硅，这是由imec 首创的制造概念，称为“埋入式电源轨”或BPR。
该技术在晶体管下方而不是在晶体管上方创建电源连接，目的是创建更厚、电阻更小的电源轨，并为晶体管层上方的信号承载互连释放空间。
CFET 和 3D 电路 随着先进芯片的领先制造商转向某种形式的纳米片（或环栅）晶体管，对后续器件——单片互补场效应晶体管 (CFET) 的研究不断加强。
CFET的想法是由IMEC研究所在2017年提出的，其中n型和p型晶体管垂直单片堆叠（参见IMEC的“n-over-p”互补FET提案）。
此后，许多研究论文充实了该提案，但这些论文来自 IMEC 和学术研究人员，而不是商业组织的研发团队。
CFET 的明显优势是两个晶体管占据 GAA、FinFET 或平面架构中一个晶体管的空间。
但这也意味着可以更有效地设计 CMOS 逻辑电路。
IMEC 此前曾指出，标准单元面积主要由晶体管端子的访问决定，而 CFET 可以简化这一点。
在 IEDM 上，台积电将展示其 CFET 成果。
他们声称提高了产量（即毫米硅晶圆上工作器件的比例），并将组合器件缩小到比之前演示的更实用的尺寸。
在一篇新的新闻论文中，台积电研究人员推出了一种用于逻辑技术扩展的单片 CFET 架构的实用方法。
它采用 48nm 栅极间距堆叠式 n-FET-on-p-FET 硅纳米片晶体管。
它们具有高导通状态电流/低亚阈值泄漏，从而产生令人印象深刻的开/关电流比（六个数量级）。
它们还表现出相对较高的良率，FET 存活率 >90%。
尽管之前的工作表明功能性 CFET 器件可以在毫米晶圆上构建，但这些器件的栅极间距对于未来的扩展来说太大了。
在这项工作中，通过垂直堆叠的 n/p 源极-漏极 (SD) 外延实现了更相关的 48nm 栅极间距，其中包括介入电介质隔离、间隔物和 n/p SD 隔离。
虽然仍必须集成其他基本功能才能释放 CFET 技术的潜力，但这项工作为实现这一目标铺平了道路。
上图显示了器件架构从 FinFET 到纳米片 FET (NSFET) 再到 3D 堆叠 CFET 的演变。
新颖的晶体管架构创新不断推动摩尔定律的延续；底部是单片 CFET 的内联横截面 TEM 演示，栅极极距为 48nm，nFET 放置在 pFET 上方，两种类型的晶体管都被单个金属栅极包围。
与此同时，英特尔研究人员将详细介绍由单个 CFET 构建的逆变器电路。
这种电路的尺寸可能是普通CMOS电路的一半。
英特尔还将解释一种为 NMOS 和 PMOS 部件生产具有不同数量纳米片的 CFET 的新方法。
英特尔表示，该器件由位于 3p-FET 纳米带顶部的 3 个 n-FET 纳米带组成，它们之间的垂直间距为 30 纳米。
他们使用该器件构建了业界首创、栅极间距为 60nm 的全功能逆变器（测试电路）。
该器件还采用垂直堆叠双 S/D 外延技术；连接 n 和 p 晶体管的双金属功函数栅极堆叠；以及与背面电源和直接背面器件接触的集成。
研究人员还将描述需要不同数量的 n-MOS/p-MOS 器件的纳米带“减少”过程。
这项工作有助于更深入地了解逻辑和 SRAM 应用中缩放 CFET 的潜力，并提供对关键工艺驱动因素的理解。
如上图所示，图（a）为CPP=60nm垂直堆叠双源漏（SD：source-drain）外延后CFET器件的TEM显微照片；图(b)是VDS=0.05V和0.65V时CFET器件在CPP=60nm处的相同扩散ID-VG曲线。
底部 p-MOS 通过背面器件触点 (BSCON) 进行测量，而顶部 n-MOS 通过浅正面触点和背面电源通孔进行测量。
对于n-MOS和p-MOS，器件的亚阈值摆幅（SS）分别为63mV/dec和66mV/dec，DIBL分别为57mV/V和38mV/V；图 (c) 是逆变器电压传输曲线，它验证了所有突出显示的组件在同一扩散上一起工作，从而产生了平衡良好的逆变器。
2D 晶体管 缩小纳米片晶体管（以及 CFET）的尺寸意味着晶体管核心的硅带变得越来越薄。
最终，将没有足够的硅原子来完成这项工作。
因此，研究人员正在转向二维半导体材料，甚至是一层只有一个原子厚的半导体材料。
二维半导体属于一类称为过渡金属二硫属化物的材料。
其中，研究最多的是二硫化钼。
理论上，电子穿过二硫化钨（另一种二维材料）的速度应该比 MoS2 更快。
与此同时，二维半导体可以取代硅的想法面临三个问题。
一是生产（或转移）无缺陷的二维半导体层非常困难。
第二个问题是晶体管触点和二维半导体之间的电阻太高。
最后，对于 CMOS，您需要一种能够同样良好地传导空穴和电子的半导体，但似乎没有 2D 半导体能够同时传导空穴和电子。
根据 IEEE 的说法，二维半导体面临的最大障碍是对其进行低电阻连接。
这个问题被称为“费米能级钉扎”，这意味着金属触点和半导体的电子能量之间的不匹配会对电流产生高电阻势垒。
这种肖特基势垒 () 的出现是因为界面附近的电子流入能量较低的材料中，留下了一个阻碍电流流动的电荷耗尽区域。
现在的目标是使这个区域变得微不足道，以便电子可以毫不费力地穿过它。
在之前的研究中，金一直是与MoS2形成晶体管的首选接触材料。
但沉积金和其他高熔点金属会损坏二硫化钼，使阻隔问题变得更糟。
早在 2018 年的 IEDM 上，台积电研究人员就提出了一种独立的解决方案，以解决制造 2D 晶体管中最棘手的障碍之一：半导体与金属接触点处的电阻尖峰。
他们的答案是“锑”。
据台积电企业研究部低维研究经理王瀚介绍，具体做法是通过使用半金属作为接触材料来降低半导体与接触之间的能垒。
锑等半金属的行为就像位于金属和半导体之间的边界上，并且具有零带隙。
由此产生的肖特基势垒非常低，台积电器件的电阻也非常低。
台积电此前曾与另一种半金属铋进行过合作。
但其熔点太低。
Wang表示，锑具有更好的热稳定性，这意味着它将与现有的芯片制造工艺更加兼容，从而生产出更耐用的设备，并在芯片制造工艺的后期提供更大的灵活性。
台积电在本次 IEDM 上提出的研究以一种或另一种形式解决了所有这三个问题。
台积电将展示将一个二维半导体带堆叠在另一个之上的研究，以创建相当于支持二维的纳米片晶体管。
研究人员表示，该设备的性能在 2D 研究中是前所未有的，取得这一成就的关键是一种可降低电阻的新型环绕式接触形状。
上图是堆叠的1L-MoS2的(a)明场TEM图像和(b)暗场TEM图像。
台积电表示，目前，纳米片微缩是通过减薄硅通道来实现的，但我们仍在努力寻找使用超薄过渡金属二硫化物（TMD）作为通道材料的实用方法。
（MoS2 等 TMD 被称为单层或 2D 材料，因为它们只有原子层厚。
）台积电领导的团队将讨论两个堆叠式 NMOS 纳米片前所未有的性能，其中具有 MoS2 栅极长度的 NMOS 器件表现出正阈值电压（VTH） ~1.0V）；高导通电流（IONon/off 比 (1E8)；低接触电阻（RC 通道。
VDS= 1V 时为 40nm~μA/μm）；大 ~0.37-0.58 kΩ-μm）。
这些结果的关键是新的 C 形环绕接触，它提供了更大的接触面积和栅极堆叠优化。
这些器件表现出可接受的机械稳定性，但研究人员表示，还需要进行更多研究来减少 MoS2 通道中缺陷的产生。
台积电也将在本次IEDM上带来最真实的2D CMOS演示。
据报道，其各个极性的FET器件（n-FET和p-FET）必须提供匹配的性能，以使CMOS逻辑器件正常工作。
然而，MoS2虽然是适合n型器件的TMD材料，但并不适合p型器件，而TMD材料WSe2更适合p型器件。
图 (a) 显示了所制造的 n/p FET 的良好匹配的输出特性。
图 (b) 是悬浮 MoS2 纳米片结构的横截面 TEM，其具有包含 10 nm TiN、2 nm HfOx 和 1 nm ILX（界面电介质）的共形栅极堆叠。
此外，两种极薄的材料都必须足够坚固，能够承受典型的制造工艺。
台积电领导的团队将成为业界第一个描述分别使用这两种 TMD 沟道材料制造的匹配良好的 n-MOS 晶体管和 p-MOS 晶体管的团队。
他们通过在蓝宝石上单独生长这些大尺寸（~50nm 沟道长度）和高电流密度材料，然后将它们逐个芯片转移到毫米硅晶圆上进行集成，展示了这些材料的鲁棒性。
在此转移过程之后，器件性能几乎没有变化，n-FET 和 p-FET (VDS = 1V) 在相同的栅极过驱动下具有高输出电流 (~μA/μm)。
此外，p-FET 迁移率达到历史最高水平（~30 cm2 /V?s）。
另一个解决方案 IEEE 表示，机器学习中最大的问题之一是数据的移动。
所涉及的关键数据是所谓的权重和激活，它们定义了一层中的人工神经元之间的连接强度以及这些神经元将传递到下一层的信息。
* GPU 和其他人工智能加速器优先解决这个问题，让数据尽可能靠近处理元件。
研究人员一直在研究各种方法来做到这一点，例如将一些计算卸载到内存本身以及将内存元素堆叠在计算逻辑之上。
IEDM 议程中的两个前沿示例引起了我的注意。
第一个是使用基于 Transformer 的语言模型（ChatGPT 等）的模拟 AI。
在该方案中，权重被编码为电阻存储元件（RRAM）中的电导值。
RRAM 是执行关键机器学习计算、乘法和累加的模拟电路的组成部分。
该计算以类似的方式完成，作为电流的简单求和，可能节省大量电力。
IBM 的 Geoff Burr 在 IEEE Spectrum 12 月号上深入解释了模拟 AI。
在 IEDM，他将提供模拟 AI 处理的 Transformer 模型的设计。
IEDM 上提出的另一个有趣的人工智能解决方案来自清华大学和北京大学的研究人员。
它基于三层系统，包括硅 CMOS 逻辑层、碳纳米管晶体管和 RRAM 层，另一层 RRAM 由不同材料制成。
他们表示，这种组合解决了许多方案中的数据传输瓶颈，这些方案试图通过在内存中构建计算来降低人工智能的功耗和延迟。
在测试中，它执行了标准图像识别任务，精度与 GPU 相似，但速度快了近 50 倍，且能耗仅为 GPU 的 1/40。
特别不寻常的是碳纳米管晶体管与 RRAM 的 3D 堆叠。
美国国防高级研究计划局花费数百万美元在 SkyWater 技术铸造厂将该技术开发为商业流程。
Max Shulaker 及其同事在 IEEE Spectrum 七月号上解释了该技术的计划。
他的团队使用这项技术构建了第一个 16 位可编程纳米管处理器。
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