【融资24小时】2023年5月12日投融资事件汇总及明细
06-17
——利用SEMulator3D虚拟工艺建模平台解决存储器制造挑战世界上最早的全电子化存储器是2007年诞生于曼彻斯特大学的Williams-Kilbourn管（Kilburn管），其原理是利用阴极射线管在屏幕表面留下记录数据的“点”。
从那时起，计算机内存已经使用磁存储技术发展了几代，包括鼓式存储器、磁芯存储器、磁带驱动器和磁泡存储器。
自20世纪90年代初以来，主流集成半导体存储器主要分为三类：动态随机存取存储器（DRAM）、静态随机存取存储器（SRAM）和闪存。
计算机内存主要是DRAM和SRAM。
两者相比，DRAM具有更高的存储密度，而SRAM则拥有最快的片内缓存。
两种类型的半导体存储器都经历了数十年的发展。
DRAM需要定期刷新以保留存储的数据，其发展主要受存储密度和成本影响。
SRAM可以锁存“0”和“1”信号，无需定期刷新。
影响其发展的主要因素是单元面积和读取速度。
DRAM技术源自早期的随机存取存储器（RAM）。
在 DRAM 出现之前，RAM 是一种常见的存储器形式。
其特点是只能保存正在读写的数据，断电后所有内存都会被擦除。
最早的 RAM 系统由复杂的电线和磁铁组成。
它们体积庞大并且消耗大量电力，使得它们基本上不切实际。
IBM 的 Robert Dennard 改变了这一点，他发明了使用单个晶体管和存储电容器的 RAM 存储单元。
正是在他的杰出发明的基础上，我们逐渐开发出现代计算机中可以容纳十亿甚至更多RAM单元的单芯片。
半导体存储器和解决方案面临的挑战 如今，DRAM 技术的发展面临着许多与 CPU 相同的挑战，包括多重图案、邻近效应和存储节点泄漏。
DRAM的发展需要精确的建模来预测上述问题的影响并做出相应的优化以避免良率受损。
例如，当确定位线（BL）到有源区（AA）的接触面积时，必须特别注意位线心轴间距和掩模偏移。
轻微的疏忽可能会导致产量问题。
仅依靠基于晶圆的实验很难确定晶圆级故障的原因并确定与之相关的工艺参数。
在工艺变化研究期间制造测试晶圆并测量晶圆上的最终接触面积既耗时又昂贵。
先进的流程建模技术可以帮助我们解决上述问题。
通过同时对 BL 间隔层厚度变化和 BL 掩模位移进行建模，可以根据 DoE（实验设计）统计变化研究来确定最小接触面积。
基于上述研究结果，结合内置的结构搜索/DRC功能，可以确定特定芯片上的最小接触位置和面积。
SEMulator3D?是一个可以完成上述研究的过程建模平台。
基于该平台的工艺变化研究可以帮助识别与 BL 芯轴间距厚度和掩模切换相关的潜在问题。
图1(a)显示了使用SEMulator3D来检查BL spacer厚度和掩膜转换对BL/AA接触面积的影响，而图1(b)显示了芯片上最小接触面积的位置。
图 1. (a) BL/AA 接触面积与 BL 间隔物厚度和掩模偏移的函数关系； (b) 最小接触面积及其位置。
DRAM工艺开发还应注意存储节点与相邻有源区域之间的距离，因为距离过近会导致器件短路。
一旦发生短路，就很难确定其背后的根本原因。
但如果不解决，这些问题可能会在后期开发阶段造成严重的可靠性和良率问题。
如果我们能够在试制前通过精确建模确定不同z位置处电容触点与AA之间的最小间隙，或许就能避免上述严重后果。
图 2 显示了在工艺建模过程中确定的 BL 到 AA 接触面积。
突出显示的部分是需要通过工艺或设计变更来解决的最小间隙问题。
图中的示例表明，工艺步骤之间的复杂相互作用最终会影响 DRAM 的可靠性和良率，因此通过准确的建模来确定这些影响是有意义的。
图 2. 晶圆制造过程的虚拟建模 (SEMulator3D) 显示存储节点触点和 AA 之间可能存在短路。
支持多次擦除和重新编程的闪存于2007年出现，目前用于各种消费设备、企业系统和工业应用中的存储和数据传输。
闪存可以长期存储数据，即使关闭、断电也不会受到影响。
其制造技术目前已从2D转向3D（即3D NAND）以提高存储密度。
蚀刻单层 3D NAND 结构非常复杂，因为必须在一组交替的材料中蚀刻高深宽比，同时避免蚀刻孔的弯曲和倾斜，以及需要特殊蚀刻的孔来分隔相邻的存储器。
单元的“狭缝”。
蚀刻完整的 3D NAND 结构甚至更加复杂，因为它还包括形成字线 (WL) 触点所需的“阶梯”蚀刻。
图 3 显示了使用 SEMulator3D 建模的完整 3D NAND 阵列。
可以看出，最先进的3D NAND存储器结构相当复杂，而且这还只是单层结构。
图 3. 使用 SEMulator3D 建模的单层 3D NAND 存储单元。
从2D闪存结构过渡到3D闪存结构时，工艺的复杂性急剧增加，因为3D结构需要蚀刻多层通道。
如今，大多数 3D NAND 存储器都有两层，这意味着顶层和底层之间可能存在错位问题。
图4显示了多层3D NAND通道刻蚀面临的问题和挑战。
图 4. SEMulator3D 输出结果，显示了层未对准问题以及由此产生的通道蚀刻偏移。
这是层位错和由此产生的沟道蚀刻偏移。
这种错位可能是由工艺差异引起的，是任何 3D NAND 工艺开发中不可避免的问题。
从图中的例子可以看出，层间的一致性对多层3D NAND存储单元的结构质量有非常显着的影响。
与DRAM的情况一样，我们可以在SEMulator3D系统中对3D NAND的层错位问题进行DoE统计变化研究，只需要根据分析结果采取纠正措施，而无需花费时间和金钱进行晶圆测试。
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