NetSpeed为下一代人工智能SoC带来极致性能和极致效率
06-06
芯耀辉摩尔定律已到期，芯片性能提升遇到瓶颈。
在讨论Chiplet（小芯片）之前，摩尔定律是一个绕不开的话题。
戈登·摩尔先生于2006年提出摩尔定律：单位面积上的晶体管数量每年都会增加一倍，性能也会增加一倍。
这意味着以相同的价格可以获得两倍数量的晶体管。
然而十年后，摩尔先生将该法律的期限修改为24个月。
至此，摩尔定律已经影响半导体行业半个世纪了。
随着集成电路技术的不断发展，半导体行业发现摩尔定律正在逐渐失效。
上图右上部分是Intel x86 CPU多年来的演进史。
可以看到，每颗芯片的晶体管数量持续增加（右上深蓝线），但时钟速度（右上天蓝线）和热设计功耗（右上灰线）与今年相比并没有太大变化。
同时，由于先进技术成本较高，年后晶体管成本下降速度将会放缓，未来甚至会出现成本上涨的趋势。
从上图右下侧的统计数据可以看出，芯片制造工艺不断缩小和演变，晶体管的数量也相应增长。
今年之前，单芯片晶体管数量和工艺几何形状的演变一直与摩尔定律高度相关。
由于每个周期单位面积的晶体管数量都会增加一倍，因此理想情况下，Die 的尺寸可以保持不变。
但根据右下绿色标记区域，可以看出单片Die的尺寸正在日益增大。
这也从另一个角度说明，单片晶体管数量的增加也是由Die的增加造成的。
由于Die size的增长，受到掩模尺寸、工艺良率等因素的制约，这意味着通过增加Die Size来提高单芯片的计算能力变得越来越困难。
总而言之，随着集成电路技术的发展和演变，每24个月将单位面积的晶体管数量增加一倍已经变得困难。
这意味着芯片性能的提升现在遇到了瓶颈。
性能不能仅仅由工艺技术驱动，还需要架构创新驱动。
因此，业界必须寻找新的解决方案。
Chiplet帮助芯片生产降低成本、提高效率。
随着摩尔定律逐渐失效，chiplet技术在半导体行业兴起。
总体而言，Chiplet具有高集成度、高良率、低成本三大特点。
它被视为延续摩尔定律的关键技术。
曾克强表示，通过多芯片的片间集成，Chiplet可以突破传统单芯片的上限，进一步提高芯片的集成水平。
例如，左上图中的单片集成SoC采用了统一的工艺，这导致芯片的所有部分同时迭代。
其开发时间长达三四年，缺陷数量可达数百个。
左上图中的独立IP集成chiplet划分了不同的功能，然后选择性地迭代某些单元的流程。
迭代模具后，就可以制造下一代产品，可以加快产品上市周期。
Chiplet芯片集成了广泛应用且成熟的裸片，有效降低了chiplet芯片开发风险，减少了重新剥离和封装的次数，从而为芯片企业节省研发投入。
Chiplet可以通过将复杂的SoC芯片划分为更小的芯片来提高复杂SoC芯片的良率。
单颗芯片面积越大，良率越低，相应的芯片制造成本也会越高。
芯片设计的成本也会随着制造工艺的演进而增加。
切割小芯片可以有效降低芯片设计成本。
另外，在SoC设计中，模拟电路和大功率IO对制造工艺不敏感，不需要高端芯片制造工艺。
SoC中的功能模块可以分为单独的chiplet，并且可以根据功能选择合适的制造工艺。
最小化芯片，提高芯片良率，降低芯片成本。
Chiplet 有两种常见的应用案例：同构（聚合系统）和异构（分段系统）。
同构是通过高速接口和先进的封装技术，适用于CPU、TPU、AI SoC等。
这种方法将多个Die紧密连接起来，以相同的Die设计实现计算能力的扩展。
其接口要求低延迟、低误码率；异构是指按照功能对芯片进行拆分。
先进工艺的模具提供高计算能力和性能，成熟工艺的模具负责常规或特殊功能。
来自这些不同工艺的模具被包装在一起。
从应用场景来看，AMD服务器CPU Epyc系列第一代和第二代分别采用同构和异构方式。
第一代Epyc采用7nm工艺，采用同构的方法聚合4个相同的Die。
系统具有可扩展性，只需要多个Die互连即可增加算力；第二代Epyc将芯片功能拆分为CCD运算Die（计算核心Die）和IO Die通过异构方式集成，实现了先进技术与成熟技术的巧妙融合。
通过高速接口和先进的封装技术，将多个Die集成到一颗大芯片中，实现算力的扩展。
适用于CPU、FPGA、通信芯片等产品。
同时，Chiplet也对接口的标准化、兼容性、可移植性提出了要求。
它们必须具有低延迟和低误码率的优点。
制造商在选择接口时还需要考虑生态系统问题。
曾克强总结道：“Chiplet可以提高大型芯片的设计良率，降低芯片研发风险，缩短芯片上市时间，增加芯片产品组合，延长产品生命周期。
因此，它被视为一种有效延续摩尔定律的新技术。
《Chiplet的发展趋势及生态布局》。
Chiplet应用于芯片的时间并不长，但自2018年初以来发展非常迅速，年复合增长率达36.4%。
预计到2020年预计，全球chiplet产业市值将达到1亿美元（（上图左侧）。
由于Chiplet将芯片分割成不同的小芯片并互连，因此在相关接口IP上也出现了新的需求上图右侧展示了各个传统接口IP市场的发展趋势，蓝色方块体现了小芯片互连接口IP的发展趋势。
其增速最快，预计2018年至2015年年复合增长率高达50%，全球产值将达到3.2亿美元。
Chiplet技术需要分割、堆叠和集成。
该技术将推动芯片产业链的变革。
曾克强预测，Chiplet的发展将分为几个阶段：2019年之前的两三年将是Chiplet生态的早期阶段，芯片公司将划分芯片。
各家公司都在拆解，寻找先进的封装组合。
每家公司都根据自己定义的协议生产产品。
现阶段尚未形成统一的标准。
随着工艺进入3纳米并接近物理极限，摩尔定律变得越来越无效。
显然，摩尔先生的去世似乎证实了旧时代正在结束。
与此同时，chiplet 的新时代正在开始。
设计厂商正在复用和迭代自己的chiplet，同时技术也逐渐成型，互连标准也逐渐成型。
日益统一。
预计到2020年，Chiplet生态将进入成熟阶段，真正进入IP硬化时代。
届时，将会诞生一批新公司：chiplet小型芯片设计公司、集成小芯片的大型芯片设计公司、有源基板供应商。
支持chiplet集成的EDA公司。
Chiplet生态链涉及四个重要角色：EDA供应商、IP厂商、封装厂、Fab厂。
尤其是IP供应商，基于IP复用模型的设计能力很强。
IP供应商有潜力进化成chiplet供应商，IP供应商还需要具备高端芯片设计能力，以及多品类IP布局和平台运营能力，这些都对IP供应商提出了更高的要求。
。
而且随着Chiplet增加更多的异构芯片和各种总线，相应的EDA覆盖工作变得更加复杂，需要更多的创新功能。
国内EDA企业需要完善相关技术来应对堆叠设计带来的诸多挑战。
热应力、布线、散热、电池干扰等精确模拟等挑战，在封装方面需要2.5D、3D先进封装技术的支持，Fab方面也需要相关技术的支持。
经过几年的发展，国际上已经出现了一些chiplet标准。
主流标准包括XSR、BOW、OpenHBI、UCIe（具体参见上图右表）。
右表中绿色代表技术优势，红色代表劣势。
可见UCIe标准从多个角度都具有优势。
它定义了逻辑 PHY、训练机制、初始化序列、边带和链路控制。
此外，它重用了成熟的 PCIe 和 CXL 生态系统，这将加速这一新标准的采用，并得到代工厂、封装厂、无晶圆厂和系统公司的支持。
从左图可以看出，UCIe 提供了最高带宽、最佳能效和最低延迟的最佳组合。
具体来说，UCIe定义了完整的协议层，继承了CXL和PCIe生态系统的优势。
UCIe 16G将主导标准封装和先进封装行业，而UCIe 32G将在更先进的封装工艺和高端应用中采用。
如何解决Chiplet面临的挑战 Chiplets的发展刚刚起步，仍然面临很多挑战。
这需要产业链的配合和技术的升级。
这些挑战主要分为两类：上图中的蓝色部分显示了堆叠和集成多个Chiplet的挑战，绿色部分显示了系统分段设计的挑战。
堆叠集成进一步细分为三个挑战：封装技术、电路设计和协议标准。
首先，Chiplet技术将单个大硅片“切割”成多个小芯片，然后将这些小芯片封装在一起。
单个硅片上的布线密度和信号传输质量远高于不同小芯片，这就需要开发高密度、大带宽布线的先进封装技术，增加多个chiplet之间的布线数量尽可能提高信号传输质量。
英特尔和台积电都已经拥有通过中介层互连多个chiplet的相关技术储备。
目前，这些技术仍在不断发展，更新的技术不断推出。
其次，用于Chiplet之间的高速通信接口电路的设计。
虽然Chiplet之间的通信可以依靠传统的高速Serdes电路来解决，但甚至可以完全复用PCIe等成熟协议。
不过这些协议主要是用来解决芯片之间甚至板卡之间的通信。
Chiplet之间的通信会造成面积和功耗的浪费。
第三，通信协议是决定Chiplet能否“复用”的前提。
Intel推出了AIB协议，台积电和Arm合作推出了LIPINCON协议。
然而，目前小芯片仍然是领先半导体公司使用的技术。
这些制造商缺乏与其他小芯片互连的动力。
目前UCIe联盟最重视的是协议。
如果实现通信协议的统一，IP公司可能会实现从“卖IP”到“卖chiplet”的转变。
先进封装解决了如何“拼”的问题，更重要的是如何“切”的问题。
当Nvidia决定在下一代GPU中采用chiplet技术时，它考虑并验证了如何将完整的大型芯片设计划分为多个chiplet。
这其实就是设计方法论的最初体现。
要将基于chiplet的设计方法从“可用”变为“易用”，需要定义完整的设计流程并开发配套的设计辅助工具。
在中国开发chiplet面临哪些挑战？从技术角度来看，中国当前产业链发展面临的最大挑战是技术封锁。
封锁带来的独立需求也是一个很好的机会。
单位硅片面积的晶体管数量难以增加，而是追求单个封装内晶体管数量的不断增加。
这也是目前chiplet技术发展对国内芯片行业的最大意义。
但现在我们还缺乏必要的技术、经验、标准协议、人才、知识产权和专利积累，而且中国芯片企业的规模还不大，所以我们不能仅仅依靠一家或几家企业来构建Chiplet生态系统。
这就需要不同的企业分工合作，共同打造Chiplet产业链。
中国想要发展自己的Chiplet生态链，就需要有自己的标准。
国内CCITA联合集成电路企业和专家，共同主导定义了小芯片接口总线的技术要求。
这是中国第一个原生chiplet标准。
去年12月15日经工业和信息化部电子工业标准化技术协会批准发布。
该标准与UCIe有两个主要区别：UCIe仅定义了并行端口，而CCITA的Chiplet标准同时定义了并行端口和串行端口。
两者的协议层自定义数据包格式也不同，但CCITA的标准兼容UCIe，可以直接使用现有的生态环境。
在封装层面，UCIe支持Intel高级封装和AMD封装。
CCITA定义的Chiplet标准主要采用国内可实现的封装技术。
芯耀辉的接口IP解决方案 据曾克强介绍，芯耀辉参与协议组织，推动Chiplet的发展。
作为关键贡献者，参与标准协议的制定和推广，确保其产品和研发能力始终走在行业发展的前沿。
依靠对标准协议的深刻理解，我们可以为业界带来更多优秀的IP产品。
例如，芯耀辉的D2D IP将互连延伸到短距离PCB，以满足中国本土市场的需求。
D2D IP解决方案涵盖了绿色箭头所示的所有封装类型，对国内目前的生产加工能力适应性强。
G PAM4测试芯片已测试成功。
曾克强表示，Chiplet不仅仅是简单的IP技术，还包括整个系统的设计和生产测试，如子系统设计、封装设计、PCB设计、ATE测试等。
从IP设计开始，芯耀辉将SoC集成、系统应用需求、下游封装测试等chiplet的要求转化为IP设计规范的要求。
从一开始，它就考虑了实现小芯片的后端要求。
功能从IP源头解决这些挑战。
例如，从控制器、PHY、子系统等方面实现高性能、低功耗、低延迟，一般供应商都会追求最好的PPA，但客户产品应用对PPA有不同的需求，所以我们提供可用的灵活方案配置好的PHY更适合客户的具体应用，帮助不同的客户获得最适合自己的PPA。
而对于关键的频率相关部分，我们提供硬核，保证客户的时序收敛。
另外，我们还在PHY中嵌入了很多Silicon后的测试功能，尤其是大家关注的KGD（Know Good Die）测试，因为在一个封装中多个Die互连后，不可能像一个封装那样进行测试。
常规芯片。
需要判断内部Die是否工作正常或者Die与Die之间的互连是否存在短路，所以我们的PHY提供了丰富的D2D KGD测试功能。
控制器和子系统也是如此。
我们从IP设计的源头解决这些挑战，而不是将挑战推到系统设计和生产测试以适应IP。
这提供了完整的解决方案，加快了客户芯片的上市时间和首次流片的成功率。
目前，D2DIP已成功实现客户项目量产，主要包括数据中心、5G、网络交换机应用。
客户项目导入的例子与AMD第一代服务器类似，采用同质聚合实现多个Die的互连。
氮化镓功率应用线上研讨会 4月13日下午14点，ACT雅氏国际商报与化合物半导体杂志社联合推出“氮化镓功率应用，厚积薄发”线上研讨会，推动氮化镓功率应用产业加速成长。
尽快报名：国际）将于今年5月在苏州举办主题为“半导体先进技术创新、发展与机遇大会”的会议。
会议包括半导体制造与封装、化合物半导体先进技术与应用两个主题。
两场论坛以“CHIP中国研讨会”和“化合物半导体先进技术与应用大会”的形式同时举行。
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