嘉银金科：三季度净利润1.25亿元，同比增长41.2%
06-18
文章中科院微电子研究所快科技半导体产业观察台积电5nm良率已达50%芯片“黑科技” IBM正在研究的目前全球最先进的半导体工艺已进入7nm，下一步将进入5nm和3nm节点。
制造变得越来越困难。
其中，晶体管结构的限制至关重要，未来的工艺需要新的晶体管。
据中科院消息，中国科学家研制出新型垂直纳米环栅晶体管，被视为2纳米及以下工艺的重大技术候选，意义重大。
Intel推出22nm FinFET工艺后，全球各大半导体厂商开始在22/16/14nm节点采用FinFET鳍式晶体管，一直使用到目前的7nm。
未来5nm、4nm等节点也将采用FinFET晶体管，但3nm及以后的节点即将发生变化。
三星去年率先宣布3nm节点将采用GAA环绕栅晶体管。
与目前的7nm工艺相比，3nm工艺的具体指标为：核心面积减少45%，功耗降低50%，性能提升35%。
三星预计3nm工艺将于2020年开始量产。
据官方介绍，基于新的GAA晶体管结构，三星采用纳米片制造了MBCFET（Multi-Bridge-Channel FET，多桥通道场效应晶体管）设备。
该技术可以显着增强晶体管性能，主要替代FinFET晶体管。
技术。
此外，MBCFET技术还与现有FinFET制造工艺技术和设备兼容，从而加速工艺开发和生产。
从以上信息我们也可以看出GAA环绕栅晶体管的重要性。
中国科学院微电子研究所领先中心朱惠龙研究员及其研究团队近期在该领域取得突破性进展。
官方表示，自2016年起，他们对相关基础器件和关键工艺进行了系统研究，提出并实现了全球首个自对准器件。
栅堆叠垂直纳米全能栅晶体管（Vertical Sandwich Gate-All-Around FET或VSAFET）已获得多项中国和美国发明专利授权。
朱惠龙课题组系统地开发了硅锗原子层选择性刻蚀方法。
该方法结合多层外延生长技术，用于硅锗/硅超晶格叠层的选择性刻蚀，以精确控制纳米晶体管沟道尺寸和有效栅极长度。
首个开发垂直纳米环栅晶体管自对准高k金属背栅工艺，集成工艺兼容主流先进CMOS工艺。
研究团队最终制作出了栅极长度为60纳米、纳米片厚度为20纳米的p型VSAFET。
原型器件的 SS、DIBL 和电流开关比 (Ion/Ioff) 分别为 86mV/dec、40mV 和 1.8E。
上图：STEM俯视图，通过硅锗原子层选择性蚀刻制造的10 nm直径纳米线（左1）和23 nm厚纳米片（左2）；金属栅堆叠垂直纳米全栅晶体管 (VSAFET) 的自对准高 k TEM 横截面图（右 2）和 HKMG 部分放大图（右 1） 下图：pVSAFET 器件的结构和 I-V 特性：原理图器件结构图（左）、传输特性曲线（中）和输出特性曲线（右） 据悉，垂直纳米环栅晶体管是2nm及以下工艺代集成电路的主要候选器件，但他们在提高器件性能和可制造性方面面临许多挑战。
在年底举办的国际集成电路会议IEDM上，IMEC的Ryckaert博士将栅极长度的控制以及沟道与栅极的相对位置列为垂直纳米器件的关键挑战之一。
该研究成果近期发表在国际微电子器件领域顶级期刊《IEEE Electron Device Letters》（DOI：10./LED..）上。
该项目得到了中国科学院集成电路创新研究院的部分资助。
Planar FET平面技术是20世纪60年代发展起来的一项非常重要的半导体技术。
该工艺是通过氧化、光刻、扩散、离子注入等一系列工艺在Si半导体芯片上生产晶体管和集成电路。
所有使用所谓平面工艺制造的晶体管都称为平面晶体管。
平面晶体管的基极区一般采用杂质扩散技术制作，因此杂质浓度分布不均匀（表面高，内部低），会产生漂移电场，加速少数载流子注入基极区。
效果好。
因此平面晶体管通常也称为漂移晶体管。
该晶体管的性能明显优于均匀基极晶体管。
业界存在两种不同的传统平面晶体管技术流派。
一种是传统的体硅技术（Bulk SI），另一种是相对较新的绝缘体上硅（SOI）技术。
Planar Bulk CMOS 和 FD-SOI 在 22nm 节点展开竞争。
其中，Bulk CMOS 是最著名且成本最低的选择，因此多年来它一直是芯片行业的中流砥柱。
然而，随着技术的进步，Bulk CMOS 晶体管很容易出现一种称为随机掺杂波动的现象。
因此，体 CMOS 晶体管可能表现出与其标称特性不同的性能，并且阈值电压也可能具有随机差异。
解决此问题的一种方法是转向完全耗尽型晶体管类型，例如 FD-SOI 或 FinFET。
Bulk CMOS 和 FD-SOI 的区别在于，后者在硅衬底顶部添加了埋入氧化物（BOX）层，而 BOX 上覆盖着相对较薄的硅层。
该层将晶体管与衬底隔离，阻止器件中的泄漏。
Intel是体硅技术的坚定支持者，而IBM/AMD则是SOI技术的绝对守护者。
FinFET 晶体管 平面晶体管长期以来一直主导着整个半导体行业。
然而，随着尺寸变得越来越小，传统的平面晶体管遭受短沟道效应，尤其是漏电流，导致元件消耗功率。
尤其是当晶体管尺寸缩小到25nm以下时，传统平面场效应晶体管的尺寸已经无法再缩小。
在这种情况下，FinFET 就出现了。
FinFET也称为鳍式场效应晶体管，是一种三维场效应晶体管。
FinFET主要使场效应晶体管三维化。
第一种 FinFET 晶体管称为“耗尽型稀沟道晶体管”或“DELTA”晶体管，由日立中央研究实验室的 Digh Hisamoto、Toru Kaga、Yoshifumi Kawamoto 和 Eiji Takeda 于 1999 年在日本首次制造。
不过，目前使用的FinFet晶体管是由加州大学伯克利分校胡正明教授基于DELTA技术发明的，属于多栅晶体管。
多栅极晶体管的载流子沟道由接触每个平面的栅极控制。
这提供了更好的控制漏电流的方法。
由于多栅晶体管具有更高的固有增益和更低的沟道调制效应，因此它们还可以在模拟电路领域提供更好的性能。
这可以降低功耗并提高芯片性能。
三维设计还可以增加晶体管的密度，从而发展需要高密度晶体管的微机电系统领域。
与平面 CMOS（互补金属氧化物半导体）技术相比，FinFET 器件具有明显更快的开关时间和更高的电流密度。
FinFET 是一种非平面或“3D”晶体管。
它是现代纳米电子半导体器件制造的基础。
2016年，英特尔将其用于22nm工艺的生产，并正式走向商业化。
从2017年开始，主要的14nm（或16nm）代工厂（台积电、三星、GlobalFoundries）开始采用FinFET设计。
在后续的发展过程中，FinFET也成为14纳米、10纳米和7纳米工艺节点的主要栅极设计。
GAA晶体管当先进工艺发展到7nm阶段，并且在试图继续向下发展的过程中，人们发现FinFET似乎无法满足更先进的工艺节点。
因此，2019 年，来自韩国科学技术院 (KAIST) 和国家纳米晶圆中心的韩国研究人员团队开发了一种基于全栅 (GAA) FinFET 技术的晶体管。
三星曾表示，GAA技术将用于3nm工艺方面。
GAA 通用栅极和 FinFET 之间的区别在于，GAA 设计在沟道的四个侧面周围都有栅极，确保降低漏极电压并改善对沟道的控制。
这是缩小工艺节点时的基本步骤，使用更高效的晶体管设计，加上更小的节点尺寸，与 5nm FinFET 工艺相比，可以实现更好的能耗比。
GAA技术是一项处于预研阶段的技术，各个厂商都有自己的规划。
例如，IBM提供了一种称为硅纳米线FET（nanowire FET）的技术，该技术实现了30nm的纳米线间距和60nm的缩放栅极间距。
该器件的有效纳米线尺寸为12.8nm。
此外，新加坡国立大学还推出了自己的纳米线PFET，线宽为3.5nm，并采用相变材料Ge2Sb2Te5作为线性应力源。
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