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06-18
简介 软件无线电是一种基于宽带A/D、高速DSP芯片和软件为核心的全新架构。
其基本思想是将宽带A/D尽可能靠近射频天线放置，以便尽早将接收到的模拟信号数字化，并通过软件实现接收机的各种功能。
通过运行不同的算法，信号被实时配置以提供多模式、多频段功能。
与传统的模拟方式相比，软件无线电具有灵活性、适应性和开放性的特点，被誉为无线电领域的又一次革命。
目前，软件无线电技术已广泛应用于通信系统中。
全数字接收机是软件无线电的重要基础。
其硬件平台可以采用可编程通用DSP或可重构专用DSP来实现。
目前，由于硬件水平的限制，直接射频数字化仍然存在困难。
一般是先将模拟频率下变频到合适的中频，在中频处直接数字化，然后再数字下变频到基带。
模拟下变频完成初步选频，数字下变频完成中频采样后的第二次变频。
其中，数字下变频的设计是一项关键技术。
有两种方法可以实现它。
一种是在FPGA中设计实现，另一种是采用专用的数字下变频芯片来实现。
本文将详细介绍INTERSIL公司生产的四通道数字下变频器ISL的功能特点，结合自主研发的中频通用接收平台，重点介绍利用其实现数字信号提取滤波以降低噪声的设计要点。
给出了信号速率和设计示例。
1 ISL简介 1.1 ISL的功能特点 ISL是INTERSIL公司生产的可编程四通道数字下变频器（PDC）。
其基本功能是从输入的宽带信号中提取窄带信号，并下变频为数字基带信号，供后续DSP处理。
该芯片的主要特点如下： 单路输入信号速率达到95MSPS； 一个具有四个独立可编程下变频器通道； 一个有4个16位定点或17位浮点模式并行输入通道； 其中一个具有32位可编程载频数控振荡器（NCO），无杂散动态范围（SFDR）大于dB； 一个有dB的带外衰减； -抽取因子范围为4~65； -包含24位内部数据通道； -包含数字AGC，增益容差高达96dB； -具有多种滤波器功能（包括：1至5级CIC滤波器、半带抽取和插入FIR滤波器、可编程FIR滤波器、重采样FIR滤波器）； -可以通过级联滤波获得额外的带宽； -具有四个独立的串行输出通道； 其中一个采用 2.5V 核心电压和 3.3V 外围电压运行。
1.2 ISL内部结构及工作机制 ISL具有较大的动态范围和灵活性。
四个通道中，每个通道前端由载频数控振荡器（NCO）、数字混频器和级联积分梳状滤波器CIC组成，后端由FIR滤波器、AGC和笛卡尔转极坐标组成。
转换器配置。
四个通道中每一个通道的参数都可以通过微处理器独立编程。
图1是ISL的内部功能框图。
A(15:0)、B(15:0)、C(15:0)和D(15:0)分别是四个并行数据输入总线。
SDXA、SDXB、SDXC 和 SDXD 是四对串行数据输出线。
每个输入可以连接到任何或所有内部信号处理通道，每个通道的输出可以连接到任何串行输出。
如果多个通道同步，则这些通道可以复用至公共输出。
四个通道共享相同的输入时钟和相同的串行输出时钟。
但输出信号速率可以是同步的，也可以是异步的。
位于前端和后端之间的总线多路复用器可以提供后端串联滤波器的灵活路由，或从一个前端路由到多个后端以进行多相滤波。
电平检测器将每个并行数据输入总线上的信号电平提供给监视器，从而允许微处理器对 A/D 转换器进行增益控制。
每个通道的前端部分包括正交数控振荡器（NCO）、数字混频器、桶形移位寄存器和级联积分梳状滤波器（CIC）。
NCO具有32位频率控制字，可用于信道排序和载波跟踪。
其频率分辨率可达16.3MHz（输入信号速率为70MSPS）。
NCO 的无杂散信号动态范围 (SFDR) 大于 dB。
桶形移位寄存器提供 2-45 和 2-14 之间的增益，以防止 CIC 溢出。
CIC滤波器的级数在1到5之间，并且是可编程的。
同时，CIC 的抽取因子也是可编程的。
第 5 级的抽取因子为 5 至 5，第 4 级的抽取因子为 4。
因此，级别 3 的抽取因子为 4 至 8，级别 1 和 2 的抽取因子为 4 至6. 每个通道的后端部分包括FIR处理模块、AGC和直角坐标到极坐标转换器。
FIR 处理模块是一个灵活的滤波器计算机，可用于对单个或一组串行抽取滤波器进行滤波。
单个滤波器的阶数可以达到一组串行抽取滤波器的总阶数。
FIR 支持各种类型的滤波器，如抽取、重采样、插值等。
可编程数字滤波器系数为 22 位宽，可在 ROM 中与多个半带滤波器响应或重采样器一起使用。
AGC 部分提供固定或自动增益控制，增益高达 96dB。
自动增益控制有两种设置模式和两组环路增益。
AGC 环路使用的矩形到极坐标转换器输出也可用于 AM 或 FM 解调。
ISL支持定点和浮点并行输入模式，其输出结果可以从4位定点到32位浮点进行选择，并且可以通过微处理器接口进行编程。
此外，所有同步通道的输出数据也通过微处理器接口读取。
1.3 ISL的设计要点 ISL主要实现三个功能，即数字正交混频、数据速率降低处理和数据整形滤波。
其参数配置直接关系到系统的性能。
主要参数选择包括：总提取因子及其在各部分的分布、CIC中的阶次选择、可编程FTR滤波器参数的选择、半带滤波器数量的选择。
。
整体抽取因子的选择主要取决于最终的输出数据速率和ADC的中频采样率。
最终的输出数据速率由所需基带信号的带宽决定。
根据采样定理，输出数据速率至少是信号带宽的两倍。
ADC采样率的选择对于整个系统的参数设计起着非常重要的作用。
适当的过采样对于提高系统的性能会有一定的好处。
我们从公式SNR=6.02N开始。
可以得出7dBlog(fs/2B)。
式中，N为ADC位数：，fs为采样率，B为信号带宽。
可见，要获得高信噪比，可以提高系统的采样率。
但如果采样率太高，最终的抽取因子必须选择很大，这必然会增加抽取前端的抗混叠滤波器的阶数和计算量；如果采样率太低，则在采样前端增加抗混叠滤波器。
堆叠滤波器的顺序导致设计和制造上的困难。
因此，ADC：采样率必须根据实际情况确定。
CIC滤波器是由5级积分器和梳状滤波器组成的抽取滤波器。
其阶数和抽取因子可分别在1至5和4至65之间选择。
这是根据ISL数据手册提取的因子与混叠抑制比之间的关系确定的。
可编程 FIR 滤波器是整个 ISL 中最灵活的部分。
可以对其进行抽取或不进行抽取而单独进行滤波。
其阶数和系数的选择是根据系统资源和ISL本身可用时钟的数量来确定的。
抽取链中单个FIR滤波器的阶数可以达到阶数，多个FIR滤波器的总阶数可以达到阶数。
半带滤波器的选择灵活：如果抽取率较高，可以使用半带滤波器实现抽取，最后使用非抽取可编程FIR滤波器进行均衡；如果抽取率较低，可以使用可编程FIR滤波器直接实现抽取滤波，而不使用半带滤波器。
这是因为半带滤波器的阶数较少，滤波幅频特性较差。
ISL参数的设计思路是：首先确定中频采样的采样率和最终输出数据率，并根据两者的要求确定可用时钟数和总抽取因子；然后分配总的抽取因子，包括根据CIC：抽取因子与抗混叠抑制比的关系决定了CIC部分的抽取因子，也决定了后续可编程FIR滤波器和半带的抽取因子筛选;最后，根据可用时钟的数量和所需的抽取因子，计算FIR滤波器的阶数、系数和半带滤波器的数量；最后计算所使用的资源和时钟数量是否满足要求。
2 ISL设计实例 在中频通用接收平台中，接收到的中频信号经过A/D采样后直接进入ISL的输入端进行处理。
ISL的串行输出连接到FPGA，进行串并转换并存储在FIF0中，由DSP读取进行后续处理。
通过这样确定的硬件平台，只需修改QDDC内部寄存器参数，即可实现对解调中心频率、输出速率、滤波器带宽等参数的软件控制，实现所需的解调功能。
下面结合使用实例来说明QDDC参数配置的主要流程。
2.1 FM信号解调 要解调采样频率为56MHz的FM信号，需要在鉴频器之后添加滤波器。
此时QDDC某通道的配置示意图如图2所示。
信号首先经过抽取因子为64的CIC滤波器，将56MHz信号速率降低至kHz。
然后HBF5进行抽取因子为2的抽取，然后经过抽取因子为1的FIR2。
此时信号速率已经下降到。
5kSPS。
FIR2是带宽为kHz的低通滤波器，用于减少带外噪声干扰。
FIR2输出的信号经过AGC和鉴频器后并不直接输出，而是反馈到FCE（滤波器计算引擎）进入FIR3，滤波后的信号将输出到FCE。
FIR3是低通滤波器，带宽为20kHz，抽取因子为4，其信号输出率为。
千赫。
如果需要，可以在输出之前和FIR3之后连接重采样滤波器，以提取分数提取因子，以便输出信号速率能够与后续处理设备的速率相匹配。
利用Matlab中的fdatool工具设计FIR滤波器的系数，根据滤波器文件格式将系数制成*。
imp 文件格式。
使用ISL配置软件设置ISL的内部寄存器。
设置如图3所示。
FIR2的输出需要反馈到FCE进行最后一级滤波，但ISL配置软件不支持反馈设置，必须自行修改寄存器值。
必须修改地址 * 处的指令寄存器。
FIR2对应的指令寄存器为*~*10B。
地址为*的寄存器的28:18位需要从Cxxxx修改为2A8Cxxxx。
功能是使能AGCLF，并将Pamvth（1：0）设置为“01”，OS停止并将FB设置为1。
最后，串行输出时，输出格式应选择Q2。
载波频率为70MHz、频偏为15kHz、调制信号频率为1kHz的FM信号解调波形如图4所示。
2.2宽带信号解调 输出带宽单个ISL通道可达1MHz，通过多通道串联或多相滤波可以获得更宽的带宽。
下面我结合使用的例子来讲解一下本例中滤波器的结构以及QDDC参数配置的主要流程。
例如：输入速率：56MSPS（10x），输出速率：14MSPS（2.5x），输出带宽：5.6MHz。
这种情况只有使用全部四个通道才能实现。
QDDC滤波器的结构如图5所示。
一般情况下，最好让CIC滤波器的抽取因子尽可能大，这样可以用更少的时钟周期向FCE写入数据，但这受到混叠衰减的限制。
本例中，CIC的抽取因子为4，混叠衰减大于60dB（fs/R=0.5/2.5=0.2）。
通道0的输出分别输入到通道1、2、3，形成三分支收缩数组。
每个分支都经过 19 阶滤波器。
通道0、1、2、3的滤波器的输入分别延迟0、1、2、3个采样时钟，使得通道3输出第一个数据，通道0输出最后一个数据。
由于从输入到输出总共绘制次数为4×4=16，因此每个通道可以输出16位数据。
在这种结构中，需要外部多路复用器来组合输出数据，即先读取D通道数据，然后读取C、B，最后读取A通道。
通道0、1、2、3每个输出可以提供的时钟数量为4×4=16。
每个通道所需的时钟数量如表1所示，即通道0、1、2、3使用该通道所能提供的每个时钟。
使用ISL配置软件设置ISL的内部寄存器。
设置如图6所示。
第26项，每个通道的延迟不同。
需要注意地址F寄存器低17位的设置，主要是各通道的AGC和FIR输入输出路径的选择。
3 结论 本文介绍了四通道数字下变频器ISL的功能特点和设计要点。
结合实际工作，详细介绍了FM信号解调鉴频器后的滤波器设计和使用。
通道串联连接实现了宽带信号处理的特定设计方法。
两种设计方法在不同的实际应用中均表现良好，达到了预期指标。
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