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06-18
目前衡量处理器性能的主要指标是时钟频率。
绝大多数集成电路 (IC) 设计都基于同步架构，采用全局一致的时钟。
这种架构非常流行，以至于许多人认为它是设计数字电路的唯一方法。
然而，一种完全不同的设计技术脱颖而出：异步设计。
这项新技术的主要驱动力来自于硅技术的现状。
随着硅产品结构缩小到90纳米以下，降低功耗已成为当务之急。
异步设计以其功耗更低、电路更可靠的优点，被视为满足这一需求的一种方式。
异步技术被忽视的原因有很多，其中最重要的是缺乏标准化的工具流程。
IC 设计团队面临着快速交付器件的巨大压力，需要使用高级编程语言和标准事件驱动架构 (EDA) 工具来帮助完成综合、计时和验证等任务。
如果此类工具可用于异步设计，您可以期待更多设备具有异步逻辑组件。
过去，小型异步电路仅用于补充同步电路。
直到最近，新发布的商业设备才主要基于异步设计。
但此类设备主要针对利基市场，例如需要超低功耗和稳定电流的嵌入式传感器。
我们正在见证完全基于异步逻辑的通用数字信号处理器（DSP）内核的出现。
对于 IC 设计人员和最终用户而言，其好处是数不胜数的。
同步和异步 现在的数字化设计实际上采用的是同步设计技术。
由于历史原因，这种方法得到了完善，设计工具也得到了发展。
目前有基于高级语言的标准流可以实现快速开发。
同步设计还可以轻松扩展设备性能。
设计人员只需提高时??钟频率即可加快设计速度。
同步方法涉及构建功能模块，每个模块均由时钟信号控制的有限状态机 (FSM) 驱动。
触发器用于存储当前状态。
当接收到时钟信号时，触发器更新存储的值。
在DSP的设计过程中，逻辑阶段是必不可少的。
这些阶段执行操作并将结果传递到下一个阶段。
下图表示单级的简单模型。
异步逻辑用于计算两个触发器之间电路的新状态。
例如，逻辑云可以执行加法或乘法。
对于异步 DSP 内核，逻辑级经过调整以消除时钟。
下图展示了该DSP架构的基本结构。
实际上不是由时钟控制锁存电路，而是将完成信号传递到下一个逻辑级。
根据逻辑云执行的操作，可以在适当的时间生成完成信号。
这种本地延时控制可以保证电路的稳定性。
由于控制电路时序的逻辑是本地的，因此它可以相应地改变电压、处理速度和温度。
只要电路不受单个时钟控制，异步设计就有许多不同的方法。
最常见的是，异步逻辑用于通过专门的电路设计来解决特定问题。
然而，异步逻辑也可以用作完整 DSP 内核的基础，而不仅仅是设计中偶尔需要的工具。
优点包括降低功耗、提高可靠性和低电磁干扰 (EMI)。
异步设计的好处 采用异步设计的原因非常有吸引力。
如果正确使用，这种方法可以降低功耗、提高 EMI 性能，并通过消除全局时钟偏差真正简化设计。
更低的功耗：与同步DSP内核相比，异步DSP最重要的好处是更低的功耗。
事实上，该异步内核的能效比最好的同步 DSP 高出几个数量级。
随着硅产品尺寸的缩小，功耗问题变得越来越重要。
由于线长是线性的，面积是平方的，单位面积的硅功耗会随着尺寸的缩小而增加。
目前，数字设计师已经通过降低电压成功解决了这个问题；然而，由于电压阈值的限制，当前的半导体技术已经无法有效降低电压。
为了有效地利用新增加的功能，必须降低每个功能的功耗。
在 CMOS 技术中，门在切换状态时会消耗能量。
在同步电路中，时钟需要多次切换，从而导致功耗。
需要时钟缓冲器来在设备或设备分区之间分配时钟。
时钟缓冲器必须足够大，以确保时钟偏差最小化。
换句话说，电路中的所有点必须同时计时。
时钟分配通常称为时钟树，通常消耗系统总能量的近一半。
树底部的时钟缓冲器具有相当大的扇出并且很大，因此功耗很高。
已经开发了多种技术来消除开关逻辑的能耗，例如时钟门控。
迄今为止，这些技术还无法实现异步设计的更低功耗。
异步电路不需要时钟门控。
事实上，异步电路仅在执行有效操作时消耗能量。
换句话说，如果没有额外的电路，异步电路的功耗将与所提供的性能成比例地增加。
这意味着，无需进一步调整，该器件的待机电流就很低，并且其功耗将随着实际性能的提高而增加。
更好的开关性能：除了更低的功耗之外，包含异步逻辑的设备还将具有极低的EMI。
对于 IC 设计人员和最终用户而言，其好处是数不胜数的。
全局或本地时钟是影响 EMI 的最大因素之一。
由于同步电路中的全局时钟需要同时在各处进行切换，因此同步器件发出的 EMI 在某些频率下会出现相当明显的峰值。
高速设备发出的EMI噪声会进入PCB的电源层。
这种噪声随后会出现在外部 I/O 或接线中，从而在电缆中造成不必要的且通常过多的辐射。
第一道防线是去耦电容器，而更昂贵的屏蔽或共模扼流圈将用作最后一道防线。
电源层的EMI也使得电源的设计更加复杂。
对于高速同步电路，必须对电源进行滤波或过度保留，以适应电源层上生成的电压尖峰。
这些噪声和功耗问题相结合，使设计人员的工作变得更加困难，特别是当给定设计中使用大量高速 DSP 时。
异步逻辑设计可以通过消除对全局同步时钟的需求来减轻或解决这些问题。
可以显着降低EMI，使PCB设计更加简单并提高系统可靠性。
异步电路中电源纹波的缺乏是相当引人注目的，这表明可以实现更好的开关性能。
下图显示了同步和异步 DSP 电源噪声之间的典型差异。
这些图是示波器屏幕截图，测量高性能 DSP 在电源层产生的噪声。
在IC设计者眼中，更好的开关性能意味着更可靠的电路。
当电路中同时发生大规模开关时，会产生非常大的瞬时电流。
这表现为设备电网上的电压降。
这意味着此时电网的某个区域电压较低。
这是预期的且正常的，通常会进行设计验证以确保电网能够承受最大预期电压降。
有时这也是阻碍设计者在特定逻辑领域进一步设计的限制因素。
消除时钟偏差：使用异步设计还有许多其他原因。
90纳米以下的硅是生产的趋势。
芯片制造商为纠正一系列问题而进行的大量投资就证明了这一点。
他们已经开始开发干涉测量等先进技术，试图使掩模版的最小特征尺寸小于当前的曝光波长。
由于这些变量会增加设备的偏差量，因此在过程中控制它们非常重要。
时钟偏差定义为时钟信号到达电路中不同点所需的时间差。
由于同一时钟上的所有逻辑必须按顺序运行，因此时钟偏差必须保持在最低限度，以确保电路的正确运行。
设备的时钟频率越高，允许的偏差越小。
随着特征尺寸的减小，时钟偏差问题将变得更加严重。
与过去相比，在给定的晶圆内将有“慢”芯片和“快”芯片；由于密度的大幅增加，单芯片内部的变量也会得到体现。
这种条件的性质对于大型单片同步器件具有重要意义。
采用异步DSP内核可以避免此类问题。
DSP 内核基于小型自时钟电路。
因此，所有时序都是与该逻辑块相关的小区域的本地时序。
更高的稳定性：半导体主要受三大物理特性的影响：生产工艺速度、电源电压水平和温度。
如果这些特性中的任何一个发生变化，都会导致晶体管运行得更快或更慢。
同步电路必须在上述参数的最佳和最差状态值下进行静态时序分析（statictiminganalysis），以保证器件正常工作。
换句话说，同步电路有一个“截止点”，在该点电路停止工作。
因为异步电路是自时钟电路，它们只需在其物理特性发生变化时加速或减速。
由于控制自定时的逻辑与处理逻辑位于同一区域，因此温度和电压等环境变化可能会影响两者。
因此，异步电路更容易受到动态压降等瞬态变化的影响，并且会自动调整以适应长期的温度和电压变化。
通用异步DSP的出现 由于各种成功采用异步设计技术的器件不断涌现，异步设计正受到越来越多的关注。
异步逻辑的优点是众所周知的。
包括低功耗和更稳定的设计等。
直到最近，异步电路仅在绝对必要时才使用。
由于学术界的偏见，它们常常被视为边缘产品。
现在，很多商用设备都针对各个利基市场开发了上述功能。
完全基于异步逻辑的通用DSP内核的出现表明，现有的工具、技术和知识可以创建可应用于更大客户群的商业产品。
更有吸引力的是，该器件可以按照与任何现有 DSP 相同的方式进行编程和操作。
换句话说，该解决方案实现了异步技术的所有优点，而完全不影响可用性。
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