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06-18
基于传统六晶体管 (6T) 内存单元的静态 RAM 内存块已成为许多开发人员在嵌入式设计中实现 ASIC/SoC 实现的武器。
由于这种存储器结构非常适合主流CMOS工艺流程，因此无需添加任何额外的工艺步骤。
如图1a所示，基本交错耦合锁存器和有源称重传感器组成6T存储单元，可用于容量从数字到数兆位的存储阵列。
该存储器阵列可以经过精心设计，以满足许多不同的性能要求，具体取决于设计人员是否选择针对高性能或低功耗优化的 CMOS 工艺。
在纳米工艺中，高性能工艺生产的SRAM块的访问时间很容易小于5ns，而低功耗工艺生产的存储块的访问时间通常大于10ns。
存储单元的静态特性需要很少的辅助电路。
只需要地址译码和使能信号即可设计译码器、检测电路和时序电路。
随着更先进工艺节点一代又一代的发展，器件的特征尺寸变得越来越小。
使用传统的六晶体管存储单元制造的静态RAM可以提供越来越短的访问时间和越来越小的单元。
尺寸，但泄漏电流和对软故障的敏感性正在上升，设计人员必须添加额外的电路来减少泄漏电流，并提供故障检测和纠正机制来“擦除”存储器的软故障。
当前6T SoC RAM单元的局限性 然而，用于形成锁存器和高性能负载的六个晶体管导致6T单元尺寸较大，极大地限制了存储器阵列中可以实现的存储容量。
造成这种限制的主要原因是存储块消耗的面积以及由于用于实现芯片设计的技术工艺节点（90,65nm）而导致的单元泄漏。
随着存储器阵列总面积占整个芯片面积的比例增大，芯片尺寸和成本也变得更大。
漏电流也可能超过整个功率预算或限制 6T 单元在便携式设备中的使用。
较大面积或高泄漏芯片最终可能无法满足应用的目标价格要求，因此不是一个经济的解决方案。
1T 单元作为 6T RAM 单元的替代技术 还有另一种解决方案技术，适用于需要大量片上存储（通常大于 kb）但不需要绝对最快访问时间的应用。
该解决方案使用的存储器阵列的功能类似于 SRAM，但基于单晶体管/单电容器 (1T) 存储器单元，类似于动态 RAM 中使用的存储器单元（图 1b）。
图 1a：典型的六晶体管静态 RAM 存储单元。
图 1b：典型的单晶体管/单电容器动态存储单元。
在相同芯片面积上，该存储器阵列的密度可以达到6T存储器阵列的2到3倍。
当嵌入式存储器需求超过几兆位时，可以使用简单的动态 RAM 阵列，但此类阵列要求系统控制器和逻辑了解存储器的动态特性并正确提供刷新控制和定时信号。
嵌入简单 DRAM 内存块的另一种方法是将 DRAM 阵列与其自己的控制器捆绑在一起，使其看起来像一个易于使用的 SRAM 阵列。
通过集成高密度1T存储单元和一些提供刷新信号的支持逻辑，ASIC/SoC设计人员看不到存储单元的动态特性，他们在实现ASIC和SoC解决方案时可以将它们视为静态。
RAM 使用情况（图 2）。
图 2：围绕 DRAM 内存阵列添加的控制和接口支持逻辑允许该阵列像静态 RAM 一样运行，从而提高内存密度。
一些公司和代工厂开发了 1T 电池，除了标准 CMOS 层外，还需要额外的掩模层。
因此，这种方法增加了晶圆成本，并且是特定于代工厂的，将制造过程限制在特定的代工厂。
为了支付额外的晶圆加工成本，芯片中使用的 DRAM 阵列总尺寸通常必须超过芯片面积的一半以上。
此外，大多数 DRAM 宏都是硬宏，其尺寸、长宽比和接口都受到限制。
SoC 设计需要更具成本效益的 IP 宏，这些宏可以在任何代工厂轻松制造，或根据成本或容量需求从一个代工厂转移到另一个代工厂。
该宏还为 ASIC 设计人员在布局和配置阶段提供了更大的灵活性。
多家代工厂拥有这种所谓的“单晶体管 SRAM”技术作为可授权的知识产权。
这种以编译器为主导的方法已经在批量 CMOS 工艺中得到应用，可以将晶圆成本降低 15-20%，并缩短上市时间，因为没有额外的掩模步骤。
对于系统的其他部分来说，通过上述方法形成的内存块接口看起来就像一个静态RAM，但与使用6T单元的内存阵列相比，其密度（单位面积的位数）可以达到2到3乘以后者（在平均支持电路开销作为面积计算的一部分之后）。
存储器阵列越大，支持电路所需的总面积越小，并且存储器块的面积效率更高。
要创建理想的内存阵列，您可以使用像 MemQuest 这样的内存编译工具。
这些工具使设计人员能够实现更冷、更快或更高密度的coolSRAM-1T 配置，这些配置可在不同的代工厂和技术节点之间移植（参见图3），从而避免手动阵列实现所需的不便。
经常性工程成本。
图3：便携式coolSRAM-1T专为特别低功耗的设备而设计，通过自适应电路尺寸、虚拟接地、自适应反向偏置和其他电路技术来减少泄漏电流。
该编译器还可以帮助用户利用最佳的内核尺寸、接口和纵横比实现最短的上市时间，并为设计人员提供电气、物理、仿真（Verilog 和 VHDL）、测试和综合结果。
在 1Mb 存储器阵列示例中，例如 CoolSRAM-1T 配置，室温下存在几微安的漏电流，这是电源电压和时钟速率的典型边界条件（图 3）。
在 kHz 或亚 kHz 的典型刷新率和 k 字 × 8 位组织下，1Mb CoolSRAM-1T 阵列具有备用电源，可实现与相同容量的 SRAM 相当的数据保留时间。
（使用台积电 nm G 工艺制造时，coolSRAM-6T 的 1Mb 实例将占据约 2.6 平方毫米，每兆赫功耗不到微瓦） 虽然 SRAM-1T 的功能与 SRAM 类似，但它具有 DRAM 的特性 - 当使用nm技术，存储单元在室温下可以保留数据数十毫秒。
支持的刷新控制逻辑透明地提供刷新功能，并且可以根据温度调整刷新周期。
如果设计人员想要使用SoC来管理刷新，他们还可以选择绕过存储器阵列中的刷新控制器并使用来自SoC逻辑的刷新信号。
这有效地节省了 SoC 中的一些动态功耗，因为系统逻辑可以“按需”而不是“自动”实现 SRAM-1T 的嵌入式刷新逻辑。
SRAM-1T 实例中的内存单元还支持睡眠和待机模式。
通过在睡眠模式下抑制大部分存储器阵列的时钟，可以大大降低功耗。
当阵列“唤醒”时，数据必须重新加载到存储单元中。
在待机模式下，内存通过低频刷新操作来维护数据，此时功耗很小。
当返回到操作模式时，存储器立即可供使用，并且不需要将数据重新加载到存储器阵列中。
设计人员还可以将内存阵列配置为以不同的行大小（、或位）刷新，甚至同时刷新多行。
它还允许设计人员有选择地仅刷新阵列的一小部分，以保留关键数据而不会断电，同时切断阵列其余部分的电源。
对于任何内存阵列，制造工艺的变化总是有可能导致内存阵列中出现一两个坏点。
这样的芯片不必报废；设计人员只需添加列和行冗余机制即可提高产量。
如果芯片交付后出现位故障，可以使用内置的自愈功能和一次性可编程的coolOTP存储器来修复存储器阵列。
此外，还可以在存储器IP块中添加内置自检功能，而不影响芯片的性能。
当存储器阵列的基本性能不能满足系统的需求时，设计人员可以使用一些结构技术从存储器阵列中获得更高的性能。
然而，使用这些技术是要付出代价的。
它们会影响芯片的功耗、尺寸和复杂性，因此必须进行仔细的权衡分析，以确定存储器阵列和芯片架构的最佳组合，以实现所需的性能和成本目标。
对于芯片架构师来说，使用宽字架构是一个不错的选择，它将内存组织为内部提供的或位宽的数据字，然后多路复用至所需的字宽度（见图 4）。
图 4：在典型的 SoC 设计中，宽内部存储器总线可用于快速传输实时数据以进行图形和 DSP 处理。
该技术可以将表观时钟速率提高2倍或4倍，从而减少实际访问时间，最终降低功耗。
在这种情况下，由于需要解复用逻辑来将宽字减少为适合 SoC 其余部分使用的宽度字，因此会对 IP 设计产生负面面积影响。
另一种方法是将内存划分为多个实例（区域），并设置内存控制器，使其连续循环交替访问这些实例（实例），这样就可以通过区域之间的切换来隐藏。
丢失一定时间的访问时间（见图 5a）。
图 5a：可以通过添加一些额外的控制和定时电路来实现多个存储实例（区域）的交错，从而将主处理器的数据速率提高 2 倍、3 倍甚至 4 倍（取决于区域数量）。
在非交错存取系统中，内存子系统必须以系统时钟速度工作。
此时，如果内存访问无法与时钟同步，整个系统就会变慢（见图5b）。
图5b：在非交错系统中，存储器区域的访问时间限制了访问存储器阵列时的系统时钟速度。
但在交错式内存系统中，时钟频率可以增加 2 倍、3 倍或 4 倍，具体取决于区域的数量。
但当交织访问超过两个区域时，系统复杂度会大大增加。
对于双区系统，时钟频率可以是每个Bank可以处理的最大速度的2倍，但由于每个实例都以时钟频率的一半循环，因此单个区无法感受到时钟速度的变化（见图1） 5c）。
图 5c：在交错多区域系统中，时钟速度可以达到非交错时钟速度的数倍（时钟 x 区域数量）。
此外，一些围绕存储体的全局逻辑以双倍内存速度运行，并在交替的时钟周期向两个存储体中的每一个传递地址信息。
这种全局逻辑可以在多个区域之间共享，从而节省面积和电力。
数据输入/输出端口的附加逻辑对数据进行复用或解复用，并以双倍数据速率向主机系统提供数据，或以一半输入速率向存储区域提供数据。
存储器子系统的有效吞吐量因此加倍，而有效功耗低于单块存储容量的两倍。
虽然这种方法可以将访问时间减少近 50%，但它也引入了额外的支持电路和设计/时序复杂性。
此时，数据对存储器的访问一般会延迟一个周期（单周期延迟访问），且访问是准随机的，系统不可能在每个周期都访问相同的内部区域。
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