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06-18
实验设计 (DOE) 是半导体工程研发中的一个强大概念。
它是研究实验变量的敏感性及其对设备性能影响的强大工具。
如果 DOE 精心设计，工程师可以使用有限的实验晶圆和测试成本实现半导体器件的目标性能。
然而，在半导体设计和制造领域，DOE（或实验）空间往往未被充分开发。
相反，人们经常使用非常传统的试错方案来挖掘有限的实验空间。
这是因为半导体制造过程中存在太多的变量。
如果想要充分探索所有变量可能出现的情况，将需要大量的晶圆和测试成本。
在这种情况下，虚拟工艺模型和虚拟DOE可以说是探索巨大潜在解决方案空间、加速工艺开发、降低硅实验成本的重要工具。
本文将阐述我们如何利用虚拟DOE来有效控制和消除高深宽比通孔钨填充工艺中的空洞。
在此示例中，我们使用原位沉积-蚀刻-沉积 (DED) 方法进行钨填充工艺。
基于硅的 SEM 图像和每个填充步骤的基本行为，使用 SEMulator3D? 虚拟过程建模重建通孔钨填充过程。
建模过程包括： 预沟槽刻蚀（初始刻蚀、初始刻蚀过刻蚀、主刻蚀、过刻蚀） DED工艺（第一次沉积、第一次刻蚀 次深度依赖刻蚀、第二次刻蚀）沉积工艺） 空隙定位和空隙体积的虚拟测量 工艺模型中的每个步骤都经过校准，以匹配实际的硅轮廓。
使用 SEMulator3D 生成的模拟 3D 输出结构与硅图像进行比较，硅图像具有相似的空隙位置和空隙体积（见图 1）。
图 1 显示了 SEMulator3D 和实际硅晶圆中的相应工艺步骤。
使用新校准的模型，完成了 3 个虚拟 DOE 和多次模拟运行，以了解不同工艺变量对空隙体积和弯曲临界尺寸的影响。
图 1：DED 工艺校准 第一个 DOE 在第一个 DOE 中，我们使用 DED 工艺步骤对沉积和蚀刻体积进行了实验。
在我们的测试条件下，空隙体积可以减少，但永远不会变为零，并且沉积层不应超过顶部临界尺寸的 45%（见图 2）。
图2：DED轮廓图、杠杆图、DOE1的输出结构 第二个DOE 在第二个DOE中，我们为校准模型（DEDED工艺流程的顺序）沉积/蚀刻工艺步骤添加了新功能。
这些新的沉积和蚀刻步骤设置为与第一个 DOE（沉积 1 和蚀刻 1）相同的沉积和蚀刻范围。
Deposition 1 (D1)/Etch 1 (E1)实验表明，当D1和E1值分别为47nm和52nm时，可以获得无空隙结构（见图3）。
值得注意的是，与第一个 DOE 相比，DEDED 工艺流程中增加了新的沉积和蚀刻步骤。
与之前使用的简单 DED 工艺相比，这意味着工艺时间增加，吞吐量减少。
图3：DOE2的DEDED等值线图、杠杆图、输出结构 第三个DOE 在第三个DOE中，我们调整了BT（初始蚀刻）蚀刻行为参数进行了前通孔轮廓的实验实施。
在BT蚀刻实验中，利用SEMulator3D的可见性蚀刻功能进行工艺建模。
我们在虚拟实验中修改的是等离子体入射角分布（BTA）和过蚀刻因子（Fact）两个输入参数。
完成虚拟通孔蚀刻后，使用虚拟测量来估计每次模拟运行的最大弯曲临界尺寸和位置。
该方法利用BTA（初始蚀刻等离子体入射角分布）和Fact（过蚀刻量）实验生成虚拟结构，同时测量和绘制弯曲临界尺寸和位置。
第三次DOE结果表明，当弯曲临界尺寸足够小时，可以获得无空隙结构；当弯曲临界尺寸大于nm时，空隙体积将急剧增加（见图4）。
因此，可以利用最佳的第三个 DOE 结果来选择我们的制造参数并执行硅验证。
图4：DOE3的预通孔横截面实验轮廓图、杠杆图和输出结构 通过将前通孔弯曲规格设置在nm以下（图5中的nm），我们最终得到了一个void在硅工艺中获得自由结构。
这次，硅结果与模型预测相符，并且解决了空洞问题。
图 5：当弯曲临界尺寸小于 nm 时，SEMulator3D 预测结果与实际硅结果 在本演示中，我们执行 SEMulator3D 建模和虚拟 DOE 来优化 DED 钨填充并生成无空隙结构，三个DOE 均产生了空隙减少或无空隙的结构。
我们对 DOE3 结果进行了硅验证，并证明我们解决了空隙问题。
芯片结果与模型预测相匹配的时间比试错验证所需的时间要短得多。
该实验表明，虚拟DOE可以成功减少DED钨填充工艺中的空隙体积，同时加速工艺开发并降低硅片测试成本。
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