DDR3 PCB 设计时钟信号走线规则

发布于：2024-07-17 编辑：匿名来源：网络

参数定义信号组时钟 – CLK[5:0] 和 CLK#[5:0] 拓扑点对点差分对点对点走线层表面 (A) 参考Plane (Reference Plane) 地平面差模阻抗 (Differential Mode Impedance) 80Ω +/-10% (80Ω) 最小隔离间距到非 DDR3 信号 (Minimum Isolation Spacing to non-DDR3 Signals) 25mil 最小隔离间距到其他 DDR3信号组 20mil 封装长度范围（P1，Package Length Range）mil ~ mil mil ~ mil L1（Microstrip）（扇出长度段）扇出差分对线宽/线距：4mil/4mil 等DDR3信号间距：4mil L1 的长度应尽可能短 L2（微带线）和其他 DDR3 信号间距：数据>20mil（走线间距 > 4H）地址>20mil（走线间距 > 4H）主板总长度限制， L1+L2Max = mil 信号的总长度限制 -P1+L1+L2Max = 最大推荐过孔数 ) 2. 更改信号层时，在信号线附近添加电源或接地过孔。

DDR3 PCB 设计时钟信号走线规则

SCK 到 SCK# 长度匹配（包括封装在内的总长度）。

时钟对和 SCK# 之间总长度的最大差异 < 5mil。

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