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06-17
摘要：研究了空间数据系统委员会（CCSDS）推荐的QC-LDPC码，给出了一种改进的分层解码算法。
基于改进的分层译码算法，设计了部分并行结构的QC-LDPC译码器，该译码器译码速率快，适合应用需求。
通过仿真验证了所设计解码器的性能。
关键字：LDPC码；准循环；分层解码算法；部分并行结构 LDPC码[1]（低密度奇偶校验码）因其优异的纠错性能和高效的迭代译码算法，已被证明是一种良好的实用码，具有广阔的应用前景。
QC-LDPC码（Quasi-Cyclic LDPC Code）是一种非常重要的LDPC码，按照系统的构造方法构造而成。
LDPC码硬件实现已成为研究热点。
空间数据系统委员会（CCSDS）推荐各种码长和码率的QC-LDPC码作为卫星通信和深空通信的信道编码标准[2]。
为了满足不同码率的需求，并考虑到解码器应具有低复杂度和低功耗的特点，本文设计了一种基于改进的分层解码算法的解码器结构，以满足实际需要。
每个子矩阵Ai,j是一个z×z循环方阵。
这个方阵只能是零矩阵、单位矩阵或者单位循环移位后的矩阵。
置信传播算法[3-4] BP（置信传播解码算法）是一类非常重要的基于LDPC码的解码算法。
由于其严格的数学结构和良好的性能，可以改进解码算法。
绩效定量分析。
改进的最小和（MMSP）解码算法[5]实际上使用了BP算法机制。
虽然其复杂度较低且保持良好的性能，但在实际应用中会占用大量的硬件资源且解码时延较长。
。
基于OMS（Offset Min-Sum）的分层解码算法[6]可以保证信息立即传输，从而提高信息的收敛性。
2 解码器的FPGA实现 2.1 解码器结构总体设计 解码器具有三种不同的解码结构：全并行结构、串行结构和部分并行结构。
部分并行结构避免了全并行结构资源消耗过多、硬件实现困难的缺点。
同时，解码速率比串行结构快得多，非常适合实际应用。
但部分并行结构对校验矩阵中非零元素的分布有特定的要求，而现有的LDPC码大多在校验矩阵中随机分布“l”，因此译码器采用部分并行结构。
非常困难。
QC-LDPC校验矩阵H的每行校正子矩阵中所有行对应的校验节点自然划分为一个校验节点集合，且任意两个集合Li和Lj满足Li∩Lj＝αallow。
集合Li中的任意两个校验节点Ci和Cj不连接到同一个变量节点，因此每个集合中的校验节点Ci可以并行更新。
为此，我们借鉴了全并行结构的思想，修改了串行结构，增加了解码器中并行节点更新模块（NUU）的数量。
由此产生的部分并行结构共有 b 个 NUU 单元。
b 是循环子矩阵的行数。
QC-LDPC并行译码器模块主要由以下模块组成：输入缓冲模块、控制模块、节点更新模块（NUU）、数据存储模块、数据重构模块、验证模块和译码输出缓冲模块，如图图1。
其中，控制模块分别生成各个子模块的使能。
是解码器的核心控制模块，控制迭代的正确进度； NUU是解码器的核心运算模块；数据缓冲模块用于确定解码速率。
是否大于进入解码器的数据速率；数据存储模块完成中间数据的存储；数据重构模块根据校验节点操作的顺序重新排列变量节点更新后的输出数据；验证模块用于验证判定输出码字是否满足校验矩阵。
2.2 节点更新模块（NUU） 本文实现的解码器采用基于校正因子的分层解码算法。
每层校验节点处理完成后，立即使用该信息更新变量节点。
其结果用于提供给下一层校验节点进行处理。
因此，校验节点处理模块和变量节点处理模块可以合并为同一个模块，称为节点更新模块NUU(Node Update Unit)。
本文只研究信息位k=1的QC-LDPC码，其结构如表1所示。
图2所示模块是每层b路并行处理单元之一，其中b为校验矩阵H的循环子矩阵的行数。
为了降低一些并行LDPC码解码器中连接的复杂度，节点更新模块(NUU)中的节点更新信息采用数据串行方法。
变量节点的度决定了校验节点单元一次处理的节点数量。
将校验节点单元处理的节点数设置为节点变量的最大值，可以通过逻辑门适应不同的码率。
2.3 数据存储模块 本文对接收到的原始数据和计算过程产生的中间数据均采用8位整数量化，其中1位为符号位，7位为数据位。
当解码开始时外部输入的数据存入判决信息存储器时，将接收到的前b个二进制数据的最高位依次串接成一个b位数据，存入判决信息存储器1，地址为0 ;将b个数据的第二高位串接成1个b位数据存储在决策信息存储器2中；然后将b个数据中相同位置的剩余数据依次级联，存入决策信息存储器2:7，地址为0。
同上将接收到的最后b个数据存入判断信息存储器1:7，地址为1；当待译码字的所有数据都存储在判断信息存储器中时，译码开始。
图3是数据存储模块的框图。
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